一種船用導航雷達回波高分辨顯示裝置的設計

汪永軍，閆馮軍，莫紅飛，張宏財

（中國電子科技集團公司第38研究所，合肥 230088）

0 引 言

數據處理單元作為船用導航雷達系統中的核心部分，完成對導航雷達上單元的工作模式控制、回波的采集和信號處理、雷達圖像的顯示控制。高分辨率回波圖形顯示是系統的難點，現有的雷達數據處理系統的顯示控制方案一般可以分為2種。第1種是基于嵌入式“信號處理器（DSP）＋微處理器”方案［1］，DSP負責雷達上單元數據的采集和處理，處理后的數據通過高速接口傳送給微處理器。微處理器中自帶硬件的顯示控制器，可以驅動顯示繪圖陣列（VGA）、高清晰多媒體接口（HDMI）等通用接口的顯示器顯示圖像。第2種是基于“FPGA＋SDRAM＋微處理器”的解決方案［2］，FPGA先對模擬數字轉換器（ADC）后的雷達回波數據進行處理，處理后的數據保存于外部同步動態隨機存儲器（SDRAM）中。微處理器運行操作系統和雷達圖形用戶接口（GUI）軟件，完成字符標志界面（二次顯示圖像）的處理，通過微處理器和FPGA間的內存映射接口，將二次顯示圖像信息送往FPGA，在FPGA中完成雷達回波數據和二次顯示圖像的疊加處理，FPGA再產生符合顯示器要求的顯示控制時序，將視頻數據送到顯示接口，實現圖像顯示。

以上2種方法都存在明顯的缺點，“DSP＋微處理器”架構簡單，DSP完成數據處理后，傳送給微處理器顯示。但DSP不容易實現時序邏輯控制，且微處理器自帶的顯示控制器性能較弱，只能滿足低分辨率顯示，DSP和微處理器之間大量的回波數據傳輸也容易產生瓶頸。“FPGA＋SDRAM＋微處理器”架構在FPGA內部實現視頻疊加算法和顯示驅動時序，不受微處理器本身自帶顯示控制器的限制，可以實現高分辨率的顯示。但是用FPGA實現視頻疊加算法和顯示驅動時序非常復雜，難度很大，修改不便，升級維護困難。

1 FPGA＋ARM系統架構

1.1 系統架構描述

設計一種更加簡單的系統架構，滿足船用導航雷達數據處理的所有功能，并且能實現高分辨率的回波顯示。在同一硬件平臺上，通過軟件模塊的修改或裁減，可以滿足不同分辨率的顯示需求，也可滿足船用導航雷達的高、中、低端配置，更容易升級和維護。如圖1所示，船用導航雷達數據處理單元采用“FPGA＋ARM處理器”的系統架構，支持高分辨率顯示器，該架構簡單清晰。

圖1 “FPGA＋ARM”架構

1.2 系統工作流程

系統工作流程框圖如圖2所示，ADC模塊采集雷達上單元的模擬回波，并將采樣的數字信號送入FPGA，在FPGA完成回波的去噪聲畸值、峰選／插值、信號處理、回波擴展、回波數據打包、先進先出（FIFO）回波緩存等功能。ARM處理器調用直接存儲器訪問（DMA）讀取回波數據，完成極坐標向直角坐標的轉換，然后更新回波層畫面。作為通用型的船用導航雷達數字化處理平臺，需要在FPGA和ARM平臺上完成船用導航雷達數字終端的所有功能。

圖2 基于ARM平臺船用導航雷達回波高分辨顯示處理流程框圖

ARM處理器平臺除了需要完成高分辨率的回波顯示外，還要完成自動雷達標繪儀（ARPA）目標跟蹤及字體符號層畫面更新、接入外部傳感器（GPS、羅經、艦船識別系統（AIS）、計程儀）數據及IEC61162格式解析、人機交互操作命令響應、電子海圖層畫面更新和刻度線層畫面更新。FPGA還要完成點跡提取、點跡數據打包和FIFO點跡緩存，然后通過輸入／輸出（I／O）將數據傳輸給 ARM 處理器。

1.3 關鍵技術要求

FPGA的邏輯資源和RAM資源要足夠，內部的RAM資源足夠回波數據和點跡數據的緩存。ARM處理器自帶的顯示控制器分辨率可以達到1 600×1 200以上，這是滿足高分辨率回波顯示的基本條件，利用ARM處理器自帶的高分辨顯示控制器比在FPGA中設計顯示控制接口難度降低很多，而且性能和可靠性得到保證。

利用ARM處理器實現高分辨回波顯示，需要采用多種方式降低中央處理器（CPU）資源占用，提高CPU使用的效率。具體措施如下：（a）調用DMA控制器讀取回波數據，可降低CPU資源占用；（b）極坐標轉換直角坐標過程中，有大量的三角函數和乘法運算，將運算后的直角坐標數據作為二維矩陣保存在緩存中，極坐標通過查找表映射的方式獲得對應的直角坐標值，避免了大量的運算，極大降低了CPU資源占用；（c）顯示器畫面分層更新，整個視窗由底至上分為5層：刻度線層、電子海圖層、回波層、字體符號層、人機界面層。只有每層的數據改變時，才更新相應層的畫面，其他層畫面保持不變，也可極大降低CPU資源占用。

2 功能模塊實現

2.1 去噪聲畸值

FPGA接收ADC模塊的原始回波，首先經過“去噪聲畸值”模塊處理，濾除奇異值。基本思想是將雷達休止期的采樣值求平均，得到的數值即是系統噪聲平均值N，采集樣本數越大，平均值越穩定。噪聲范圍大約在N＋7和N－7之間，假如采樣目標回波寬度至少有M個數值點，因此，去噪聲的準則為：“只有采樣數值大于N＋7，且連續超過M個數值才認為是正常回波，否則作為奇異值剔除”。

2.2 峰選／插值

峰選／插值模塊將不同量程下采樣的回波映射到屏幕600個像素上。船用導航雷達的量程范圍一般為0.125～96 nm，不同量程下的采樣數據量差異很大，假如屏幕上用于回波顯示的像素半徑為600個，則不論采樣數據量的大小，均要映射到600個像素上顯示，對于小量程（如0.125 nm），則要插值補充至600個。對于大量程（如96 nm），則將數據分為600段，然后再選每段的最大值，完成數據的抽取工作。

2.3 信號處理

信號處理模塊完成有用信號的提取，無用雜波的抑制，主要包括：回波視頻積累，提高信噪比；恒虛警處理，抑制虛假目標；同頻干擾抑制，避免受同頻率雷達輻射影響；海浪抑制，抑制海雜波；雨雪抑制，抑制雨雪雜波；增益調節，調節目標輸出的切割門限，切割門限以上輸出，切割門限以下不輸出。

2.4 回波擴展

回波擴展模塊用于擴大目標在屏幕上顯示，方便觀察。逐次判斷回波在距離向的值，當目標的幅度值增加時，大于N＋7即認為目標開始；當目標的幅度值減小時，小于N＋7即認為目標結束。當目標結束時，將前一個像素的幅度值賦值給后續的m個像素，目標在屏幕上的顯示即可增加m個像素。

2.5 回波數據打包

回波數據打包模塊將每個觸發的采樣數據按照傳輸協議編排，編排規則為：為了減小FPGA與ARM之間傳輸的數據量，將8 bit采樣值的映射為顯示類型2 bit，當采樣幅度值大于N＋7，則認為目標存在，對應的像素位置賦值“11”；當采樣幅度值在N＋7～N－7范圍內，則認為是系統噪聲，對應的像素位置賦值“10”；當回波幅度值在N－7以下時，認為是清潔區，對應的像素位置賦值“00”。這樣，數據量可以降低為原來的1／4。ARM處理器將顯示類型“11”用高亮度顯示，表示目標回波；顯示類型“10”用較低亮度顯示，表示背景噪聲；顯示類型“00”，用無亮度顯示，表示清潔區。

2.6 FIFO數據緩存

FIFO緩存模塊保存回波數據，使用FPGA內部RAM資源，FIFO容量為16 kbit，位寬16 bit，當FIFO容量半滿時，發出中斷信號，觸發ARM處理器讀取回波數據，ARM調用DMA控制器讀取FIFO數據，可以降低CPU的負擔。

2.7 坐標轉換

坐標轉換模塊是將極坐標轉換為直角坐標。極坐標轉換直角坐標過程中，有大量的三角函數和乘法運算，實時浮點運算占用大量的CPU資源。因此，ARM處理器上電運行時，將方位和距離向組成二維數組，運算后的直角坐標數據緩存在二維矩陣中，雷達回波的極坐標通過查找表映射的方式獲得對應的直角坐標值，避免了大量的運算，極大地降低了CPU資源占用。最后在回波層進行圖像更新。

2.8 點跡提取

點跡提取模塊用于從回波中提取數據點，首先判斷回波的開始沿和結束沿，然后進行距離向和方位向凝聚，1個目標回波只有1個點跡，點跡包含方位和距離信息。然后數據打包，再進入FIFO緩存模塊保存，當FIFO容量半滿時，發出中斷信號，觸發ARM讀取回波數據，因點跡數據量比回波小很多，ARM通過IO口讀取點跡數據。

2.9 ARPA 目標跟蹤［3］

ARPA跟蹤模塊是ARM處理器主要功能之一，ARM處理器接收點跡數據后，建立軟件雜波圖，然后根據最近鄰域法進行點跡距離相關和方位相關，濾除雜波點，建立臨時航跡，如果連續幾個點跡相關，即可確認為正式航跡，在屏幕輸出顯示，更新字體符號層的航跡信息。

2.10 IEC61162接口協議解析

IEC61162接口協議解析模塊完成GPS、羅經、AIS、計程儀等傳感器數據的接入。現代的船用導航雷達功能豐富，除了目標探測發現外、還有定位、導航、航行管理、電子海圖等功能，GPS和羅經數據是ARPA跟蹤模塊正常工作的前提。AIS數據可以在圖形界面顯示或不顯示，也可以參與ARPA跟蹤二次融合處理。

2.11 電子海圖層畫面更新

電子海圖層用于顯示船舶所在位置地理信息，通常包括海岸線、燈塔、水深、沉船區、拋錨區，當船舶移動時，電子海圖根據GPS位置實時更新電子海圖層畫面，為了降低CPU資源占用，只有當船舶所處的經緯度位移超過一定閾值時，才更新電子海圖畫面。

2.12 人機交互操作命令處理

人機交互操作處理模塊響應鍵盤和鼠標的輸入命令，雷達操縱人員可以使用雷達專用鍵盤操作，也可以使用鼠標操作，二者互為備份。操作菜單分為3類：顯示菜單，功能菜單，安裝菜單。

2.13 刻度線層畫面更新

刻度線層作為背景顯示距離圈和方位線，改變顯示量程、調節距標圈和電子方位線時，更新刻度線層畫面。

3 結束語

在Linux操作系統平臺下，采用“FPGA＋ARM”系統架構，實現了船用導航雷達系統的完整功能，每個模塊功能的實現方法得到驗證，高分辨率的回波顯示如圖3所示。通用的硬件平臺可以廣泛適應于高中低端不同的應用需求。

圖3 基于ARM平臺高分辨回波顯示

［1］陳燕.船載導航雷達的嵌入式軟件設計［D］.杭州：浙江大學，2006.

［2］王恒心.基于FPGA的嵌入式導航雷達顯示系統［D］.武漢：武漢科技大學，2007.

［3］穆曄.船用導航雷達ARPA跟蹤算法研究［D］.上海：上海交通大學，2007.