基于多核DSP的星載并行遙感圖像壓縮系統(tǒng)設計與實現(xiàn)

唐國斐，周海芳，譚慶平

(國防科學技術大學 計算機學院，長沙 410073)

基于多核DSP的星載并行遙感圖像壓縮系統(tǒng)設計與實現(xiàn)

唐國斐*，周海芳，譚慶平

(國防科學技術大學 計算機學院，長沙 410073)

(*通信作者電子郵箱tgfxpfgt@foxmail.com)

隨著星載遙感技術的不斷發(fā)展,產(chǎn)生的遙感數(shù)據(jù)也變得日漸龐大, 目前有限的通信帶寬遠不能滿足遙感圖像數(shù)據(jù)傳輸?shù)男枨蟆Ｒ虼搜芯棵嫦蛐禽d應用的圖像壓縮技術對空間應用技術的發(fā)展有著十分重要的意義。采用傳統(tǒng)單核數(shù)字信號處理器(DSP)難以滿足性能需求，而采用現(xiàn)場可編程門陣列(FPGA)則難以滿足功耗需求，近年來隨著硬件技術發(fā)展，多核DSP技術已經(jīng)成熟，且在彈載場景已有比較成熟的多核DSP圖像壓縮解決方案，可供星載應用參考。基于多核DSP，即TI公司的C6678多核浮點DSP平臺，構建一個并行圖像壓縮系統(tǒng)，并充分利用多核DSP的硬件資源。考慮星載遙感圖像壓縮對壓縮質(zhì)量、壓縮速度等多方面指標都有著較高的要求，系統(tǒng)采用JPEG2000標準進行圖像壓縮,并且采用了主核負責外部通信與內(nèi)部任務分配、從核執(zhí)行JPEG2000圖像壓縮的設計方案。 測試結果表明，該系統(tǒng)運行穩(wěn)定可靠，且整體壓縮性能優(yōu)秀，能夠滿足對星載遙感圖像壓縮系統(tǒng)的性能要求。

圖像壓縮；JPEG2000；并行；多核；數(shù)字信號處理器；C6678

0 引言

隨著近年來空間探測技術的迅猛發(fā)展，星載遙感圖像的數(shù)據(jù)量迅猛提升，受存儲空間以及與地面通信傳輸速度的限制，海量的遙感圖像數(shù)據(jù)已經(jīng)對星載遙感圖像的存儲和下行傳輸造成了巨大的壓力，矛盾日益突出, 因此，星載圖像壓縮技術變得十分重要。

星載遙感圖像壓縮系統(tǒng)不同于一般的地面圖像壓縮系統(tǒng)，不僅受限于如體積、功耗等多種特殊因素，對實時性、失真率以及壓縮比又有較高的要求。JPEG2000[1]是現(xiàn)今優(yōu)秀的圖像壓縮算法,在遙感數(shù)據(jù)壓縮領域起到了非常重要的作用，且能夠提供良好的壓縮質(zhì)量，又具有較高的圖像壓縮速度，比較適合應用于星載圖像壓縮系統(tǒng)之中,硬件方面，常見解決方案有數(shù)字信號處理器(Digital Signal Processor, DSP)、現(xiàn)場可編程門陣列(Field-Programmable Gate Array, FPGA)、FPGA+DSP[2-3]或FPGA+專用芯片，每種方案都有自己的優(yōu)勢與不足。

DSP已經(jīng)在星載信號處理系統(tǒng)中得到了廣泛的應用, 然而，由于 JPEG2000壓縮算法相對復雜，采用傳統(tǒng)的通用DSP處理器計算性能不強，無法及時處理大量數(shù)據(jù)，較難達到實時性要求; 采用FPGA加以硬件實現(xiàn)的方式又會導致功耗過大，不能滿足功耗上的需求。

現(xiàn)代的新型高性能應用對處理能力和功耗等指標提出了全新的需求，而開發(fā)新型的高端 DSP 所面臨的挑戰(zhàn)是難以想象的，單純依靠提升DSP 時鐘頻率會大幅增加功耗，而 DSP 處理器的典型應用領域通常對功耗非常敏感，需要采用新的架構和理念進行設計。

近年來國內(nèi)外的研究者提出采用針對運算任務優(yōu)化的全新架構，通過結構方面的創(chuàng)新來滿足日益增長的性能需求。高性能 DSP 處理器正在向片上多核、可重構陣列處理結構以及流體系結構等方面發(fā)展，并結合超長指令字(Very Long Instruction Word, VLIW)、單指令多數(shù)據(jù)流 (Single Instruction Multiple Data, SIMD)、專用指令集處理器(Application Specific Instruction Set Processor,ASIP)等相關領域的眾多新技術。當前國內(nèi)外成熟的高性能 DSP 的研究與產(chǎn)品化主要集中在片上多核結構方面，它通過在片上集成多個高性能 DSP 核來達到提升處理能力的目的。片上多核技術將多個 DSP 核通過總線集成起來，通過資源復制的方式提供更強大的處理能力。目前 TI、Freescale 的多款高端 DSP 芯片即采用這種結構，比如 TI 的 keystone架構的C66x[4-5]系列及 Freescale 的MSC 81xx 系列產(chǎn)品[6]。多核 DSP 各個核之間的數(shù)據(jù)交互需通過外圍的共享存儲器來完成，交互效率較低。考慮到上述因素，多核 DSP 更適合于粒度較大的線程級并行應用，并且核之間昂貴的同步操作會對系統(tǒng)的性能產(chǎn)生較為嚴重的影響。

目前新型高性能DSP的商用現(xiàn)成品(Commercial-Off-The-Shelf, COTS)器件主要集中在多核DSP上，主要優(yōu)勢在于其擁有多個完整的DSP核，可以同時執(zhí)行多個完整的任務，更適合于核間通信較少、粒度較大的并行應用，而要發(fā)揮多核DSP的優(yōu)勢主要依靠合理地設計軟件的架構以減少通信開銷并充分利用多核DSP的硬件資源，目前針對多核DSP環(huán)境下并行技術的研究尚不深入。

1 C66x架構分析

1.1 C66x 多核 DSP介紹

C66x系列處理器是TI公司的多核DSP系列處理器，擁有良好的性能與豐富的功能。

1)每 DSP 內(nèi)核高達 1.25 GHz 定點和浮點性能; 2)單核至八核可擴展性; 3)采用 KeyStone 架構提高多核性能; 4)大型嵌入式存儲器和高帶寬 DDR3/DDR3L接口; 5)網(wǎng)絡協(xié)處理器(NetCP) 選項，包括安全性和數(shù)據(jù)包加速; 6)高速 IO，包括 PCIe、串行 RapidIO、千兆位以太網(wǎng)、超鏈接全新的C66x定點/浮點內(nèi)核單個器件上可實現(xiàn)最高320 GMAC(Giga Multiply-ACcumulate operation, 每秒10億次乘法累積操作)和160 GFLOP(Giga Floating-point Operations Per Second, 每秒10億次浮點運算數(shù))定點及浮點整合性能[7]，整合多個DSP，節(jié)省板級空間，降低成本和電源需求。

DSP內(nèi)部的層級存儲器，可根據(jù)應用具體需求進行配置，具有較高的靈活性。

1.2 C66x CorePac 概述

圖1為C66x CorePac部分[8-9]，為C66x的核芯，不同型號C66x DSP擁有不同數(shù)量CorePac。每個CorePac內(nèi)部包含以下層級存儲器。

圖1 C66x CorePacFig. 1 C66x CorePac

32 KB L1D (Level 1 Data) 靜態(tài)隨機存取存儲器(Static Random Access Memory，SRAM)，它和DSP 核運行在相同的速度上，可以被用作普通的數(shù)據(jù)存儲器或數(shù)據(jù)Cache，Cache大小可以在4 KB、8 KB、16 KB、32 KB之間任意選擇配置。

32 KB L1P (Level 1 Program) SRAM，它和DSP 核運行在相同的速度上，可以被用作普通的程序存儲器或程序Cache，Cache大小可以在4 KB、8 KB、16 KB、32 KB之間任意選擇配置。

512 KB LL2 (Local Level 2) SRAM，它的運行速度是DSP 核的一半，可以被用作普通存儲器或Cache，既可以存放數(shù)據(jù)也可以存放程序，Cache大小可以在32 KB、64 KB、128 KB、256 KB、 512 KB之間任意選擇配置(圖2)。

圖2 L2配置策略Fig. 2 L2 configuration

2 并形圖像壓縮系統(tǒng)設計

面向星載的多核DSP并行圖像壓縮系統(tǒng)設計，需要設計者根據(jù)星載的要求，并結合多核DSP硬件的自身特點對原有串行程序進行并行化改造移植，需要系統(tǒng)盡量簡潔、可靠，留下可擴展空間，同時充分利用硬件性能，提升運行效率。本章基于TI的C6678硬件平臺設計了多核DSP上的并行圖像壓縮系統(tǒng)。

2.1 系統(tǒng)應用場景

作為星載設備的一部分，系統(tǒng)通過PCI-E(Peripheral Component Interconnect-Express)與主控端進行連接，接受主控端(Host)按幅傳入的帶編號記錄的RAW格式原始圖像，像素為4 096×2 048，每個像素點占用2 B數(shù)據(jù)，每幅原始圖像大小為16 MB，經(jīng)系統(tǒng)壓縮后傳回壓縮結果數(shù)據(jù)至主控端并告知對應圖像編號，主控端將壓縮結果傳回地面機進行下一步處理。整個系統(tǒng)需要盡可能提升整體壓縮性能，提高系統(tǒng)的整體吞吐量。

2.2 并行系統(tǒng)設計

C6678多核DSP擁有8個C66x核心Core0～Core7，每個核心都可以相對獨立完成常規(guī)單核DSP可以完成的任務，其中Core0可以實現(xiàn)與其他外設、接口的通信功能，功能上Core0與其他7個核并不對稱，因此整個系統(tǒng)的并行模型采用如圖3的主從模型(Master/Slave Model)，Core0作為主核，Core1～Core7作為從核。系統(tǒng)還設計了0、1號2個16 MB的PCI-E輸入緩沖區(qū)，1個4 MB的PCI-E輸出緩沖區(qū)，1～16號16個20 MB圖像緩沖區(qū)，其中每個圖像緩沖區(qū)分為16 MB的圖像輸入緩沖區(qū)與4 MB的圖像輸出緩沖區(qū)兩個部分。

圖3 主從模型Fig. 3 Master/Slave model

如圖4的系統(tǒng)架構所示，Core0作為主核對外與上位機進行通信，利用PCI-E輸入緩沖區(qū)獲取原始圖像數(shù)據(jù)，通過PCI-E輸出緩沖區(qū)向主控端傳回壓縮結果；對內(nèi)Core0將從PCI-E輸入緩沖區(qū)獲取的原始圖像數(shù)據(jù)填入16個圖像輸入緩沖區(qū)，并將已有原始圖像數(shù)據(jù)的圖像緩沖區(qū)作為一個任務，分配給空閑的從核，Core1～Core7沒有壓縮任務時將一直空閑等待，接收到Core0的任務后將處理相應地圖像緩沖區(qū)的圖像輸入緩沖區(qū)部分，并將壓縮結果存入對應圖像緩沖區(qū)的圖像輸出緩沖區(qū)部分，壓縮完成后Core1～Core7告知Core0當前緩沖區(qū)任務處理完畢，進入空閑等待狀態(tài)，等待下一輪任務；Core0接到從核壓縮任務完成通知后，將對應圖像輸出緩沖區(qū)的壓縮結果搬運到PCI-E圖像輸出緩沖區(qū)，并與主控端通信，等待主控端通過PCI-E鏈路取回壓縮結果，系統(tǒng)的圖像壓縮流程如圖5。

圖4 壓縮系統(tǒng)架構Fig. 4 Architecture of compression system

3 系統(tǒng)存儲規(guī)劃

3.1 并行系統(tǒng)存儲規(guī)劃

C6678允許用戶自由配置每個層級的存儲器，該系統(tǒng)中，C6678的每個C66x核心擁有的32 KB L1D與32 KB L1P以及512 KB L2，C6678最大支持從全局地址0x80000000開始的最大2 GB DDR3內(nèi)存，本系統(tǒng)使用的C6678硬件平臺配有512 MB DDR3內(nèi)存，地址為0x80000000～0x9FFFFFFF,具體DDR3的規(guī)劃見圖6與表1。

圖5 圖像壓縮流程Fig. 5 Image compression process

圖6 DDR3 內(nèi)存規(guī)劃Fig. 6 DDR3 memory planning表1 DDR3 存儲規(guī)劃Tab. 1 DDR3 storage planning

起始地址大小/MB功能0x8000000064Core0與主控端建立PCI-E鏈路后,主控端可直接訪問區(qū)域,包含2個PCI-E輸入緩沖區(qū)與1個PCI-E輸出緩沖區(qū)0x8000000016保存PCI-E鏈路參數(shù)及預留0x8100000032PCI-E輸入緩沖區(qū),16MB*20x830000004PCI-E輸出緩沖區(qū)0x8400000064圖像輸出緩沖區(qū)4MB*160x88000000128Core0～Core7程序所在區(qū)域,16MB*8,包含代碼、堆棧等成分0x90000000256圖像輸入緩沖區(qū)16MB*16

考慮到DDR3速度較低，因此為避免從核處理完一個壓縮圖像任務后因為等待圖像緩沖區(qū)填充新的原始圖像數(shù)據(jù)而長時間進入進入空閑等待狀態(tài)而影響性能，系統(tǒng)為此設計了超過7個從核兩倍數(shù)量的16個圖像緩沖區(qū)，從核完成一個壓縮任務后可以立刻分配到新的任務，避免因為等待數(shù)據(jù)輸入引起的性能損失。

3.2 DDR3內(nèi)部數(shù)據(jù)搬移

系統(tǒng)中存在兩個數(shù)據(jù)搬移過程：1)將原始圖像由PCI-E緩沖區(qū)搬移至圖像輸入緩沖區(qū)；2)將圖像壓縮結果由圖像輸出緩沖區(qū)搬移至PCI-E輸出緩沖區(qū)。若由Core0直接進行數(shù)據(jù)搬移，由數(shù)據(jù)搬移期間Core0無法進行其他操作，且該過程將占用大量時鐘周期，會直接影響Core0對Core1～Core7的任務分配效率，也會影響Core0與主控端通信的效率。因此，有必要采用直接內(nèi)存訪問(Direct Memory Access, DMA)的形式進行數(shù)據(jù)搬移。

增強型直接內(nèi)存訪問(Enhanced Direct Memory Access, EDMA)是DSP 中一種高效的數(shù)據(jù)傳輸模塊，能夠不依賴CPU 進行數(shù)據(jù)的搬移，是在高速接口的使用中十分重要的設備。與EDMA模塊相比，EDMA3在傳輸?shù)耐椒绞健⒌刂诽儭⒂|發(fā)方式上都變得更為靈活。表2為C6678工作在1 GHz頻率下，DSP核與EDMA3進行DDR3內(nèi)部數(shù)據(jù)搬移的實際測試性能，可以看出，EDMA3的實際速度約為DSP核的兩倍，采用EDMA3進行數(shù)據(jù)搬移可以極大提高數(shù)據(jù)搬移效率，釋放DSP核性能，消除潛在性能瓶頸。

表2 DDR3 內(nèi)部數(shù)據(jù)搬移速度結果 MB/sTab. 2 DDR3 internal data movement speed MB/s

3.3 程序段存儲分析與配置

由于JPEG2000算法較為復雜，其中小波與EBC(Embedded Block Coding)編碼部分需要用到大量運行空間，所以實際運行時占用空間較大(約為15.5 MB)，因此每個核的程序部分都分配有16 MB DDR3空間，其中包括代碼段、堆棧段、數(shù)據(jù)段、系統(tǒng)數(shù)據(jù)段等部分，原有分配策略為程序所有段全部置于16 MB的DDR3空間中，L2全部配置成512 KB Cache。由于DDR3相較L2速度較慢，可以將L2配置為Cache+SRAM的模式，并將部分程序段直接轉(zhuǎn)移至L2中，以進一步提高程序運行速度。

通過分析CCS(Code Composer Studio)編譯記錄文件可以

獲知程序各段大小，結合不同L2配置策略將比較小的段置于L2中并進行實驗，通過實驗決定最終配置方案。

4 并行圖像壓縮系統(tǒng)性能驗證及分析

4.1 實驗環(huán)境

本文所設計并行圖像系統(tǒng)使用C++語言在TI提供的IDE CCS中編譯實現(xiàn)，硬件為星載項目現(xiàn)有C6678(8核)開發(fā)平臺，用于對C6678多核處理器調(diào)試的Blackhawk XDS560v2 高性能 TI 處理器系統(tǒng)跟蹤 USB 仿真器。實驗采用真實遙感圖像數(shù)據(jù)，格式為RAW，分辨率 4 096×2 048，每個像素點2B數(shù)據(jù)，與實際星載應用一致。

4.2 程序段位置與L2配置實驗

實驗方式為C6678單核模式下壓縮400幅圖像數(shù)據(jù)，統(tǒng)計不同配置下的運行時間，計算出每種配置下的每秒壓縮速度。

表3為CCS編譯記錄文件提供的各主要程序段大小數(shù)據(jù)，由于L2只有512 KB空間，因此表4中除.far與.sysmen程序段外小于512 KB的程序段都可以參與實驗。

表3 程序段大小Tab. 3 Program block size

實驗分為512 KB L2 Cache；256 KB L2 Cache，程序段全部設置于DDR3中；256 KB L2 Cache，程序段部分設置于L2 SRAM中；128 KB L2 Cache，程序段全部設置于DDR3中；128 KB L2 Cache，程序段部分設置于L2 SRAM中共5種類情況，并加入L2 Cache為64 KB、32 KB、0 KB時的實驗結果作為對比。實驗結果見表4。

表4 程序段位置及L2配置測試結果Tab. 4 Test results of block location and L2 configuration

實驗結果顯示，在L2 Cache大小為512 KB與256 KB時，壓縮速度一樣，說明L2 Cache大小完全滿足程序需求，當L2 Cache大小降低到128 KB及以下時壓縮性能開始加速下降；將程序段大小小于L2 SRAM的部分由DDR3移入L2中可以提升壓縮速度，但是效果不明顯。結合實驗結果，設置L2 Cache 256 KB,除.far與.sysmen外程序段全部設置在L2 SRAM中，可以獲得一個最優(yōu)的單核圖像壓縮性能。

4.3 系統(tǒng)性能驗證實驗

實驗環(huán)境中的硬件與軟件條件與4.1節(jié)完全相同，按照4.2節(jié)結論配置L2與程序段位置。實驗方式為統(tǒng)計單核下與多核下各自壓縮400幅大小圖像數(shù)據(jù)所用時間，多核下以最后一個完成壓縮任務的時間為準，計算出每秒壓縮速度為系統(tǒng)的性能(表5)。

核數(shù)P=8;加速比S=T1/T8=6.96;效率E=S/P=0.87,效率E=0.87近似等于7/8，其中T1表示單核運行時間，T8表示8核運行時間。考慮到主核不進行圖像壓縮，只有7個從核執(zhí)行圖像壓縮程序，說明進行圖像壓縮的7個從核的壓縮性能和單核狀態(tài)一樣，并沒有因為共享DDR3而碰到性能瓶頸，整個系統(tǒng)也沒有因為PCI-E緩沖區(qū)與圖像緩沖需要進行數(shù)據(jù)搬移而影響性能。

表5 圖像壓縮性能測試實驗結果Tab. 5 Performance test results of image compression

5 結語

本文基于多核DSP架構特點設計了一個并行面向星載遙感圖像壓縮系統(tǒng),分別針對并行模型與存儲區(qū)域規(guī)劃進行研究，設計并實現(xiàn)了完整的系統(tǒng)。實驗結果表明整個系統(tǒng)運行穩(wěn)定可靠，在8核DSP上獲得了相對單核DSP 7倍的較好的加速比。針對星載應用領域的特點，后續(xù)工作將在系統(tǒng)的可靠性方面展開進一步的研究。

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This work is partially supported by the National Natural Science Foundation of China (61272146), the Outstanding Graduate Student Innovation Funding Project of National University of Defense Technology (B151101).

TANG Guofei, born in 1991, M. S. candidate. His research interest include remote sensing image parallel processing.

ZHOU haifang, born in 1975, Ph. D., professor. Her research interests include high-performance computing, remote sensing image parallel processing.

TAN qingping, born in 1965, Ph. D., professor. His research interests include software engineering, intelligent software.

Design and implementation of space-borne parallel remote sensing image compression system based on multi-core DSP

TANG Guofei*, ZHOU Haifang, TAN Qingping

(CollegeofComputer,NationalUniversityofDefenseTechnology,ChangshaHunan410073,China)

With the continuous development of space-borne remote sensing technology, the remote sensing data has become increasingly large. At present, the limited bandwidth of communication can not meet the demand of remote sensing image data transmission. Therefore, the research of image compression technology for space-borne applications is of great significance to the development of space application technology. It is difficult to meet the performance requirements by adopting traditional single-core DSP (Digital Signal Processor), and it is difficult to meet the power demand by adopting Field-Programmable Gate Array (FPGA). In recent years, with the development of hardware technology, multi-core DSP technology has matured, and there are mature multi-core DSP image compression solutions in missile-borne scene for space-borne application reference. Based on multi-core DSP, TI’s C6678 multi-core floating-point DSP platform, this paper constructed a parallel image compression system and made full use of the hardware resources of multi-core DSP. Considering the compression of space-borne remote sensing image has a high demand on compression quality, compression speed and other indicators, the system took the JPEG2000 standard as the image compression standard, using the main core responsible for external communication and internal task allocation, and using slave core to implement JPEG2000 image compression of the design. Test results show that the system is stable and reliable, and the overall compression performance is excellent, to meet the performance requirements of space-borne remote sensing image compression system.

image compression; JPEG2000; parallel; multicore; Digital Signal Processor (DSP); C6678

2016-07-15;

2016-12-09。

國家自然科學基金資助項目(61272146)；國防科學技術大學優(yōu)秀研究生創(chuàng)新資助項目(B151101)。

唐國斐(1991—)，男，湖南永州人，碩士研究生，主要研究方向：遙感圖像并行處理； 周海芳(1975—)，女，上海人，教授，博士，CCF會員，主要研究方向：高性能計算、遙感圖像并行處理； 譚慶平(1965—)，男，湖南衡陽人，教授，博士，主要研究方向：軟件工程、智能軟件。

1001-9081(2017)05-1246-05

10.11772/j.issn.1001-9081.2017.05.1246

TP311

A