記發器信令系統軟硬件架構設計改進

張小恒

摘 要：為提高傳統PSTN電話系統的兼容性及適應性，1號信令系統中的記發器信令部分需要改進硬件電路板相應設計架構，并且針對硬件電路重新設計軟件架構。該文針對多路記發器信令接續的需要，設計基于DSP+ARM+FPGA的強大性能硬件架構，并提出記發器信令底層部分的軟件設計思路及解決方法。

關鍵詞：記發器信令 軟硬件架構 DSP arm11 FPGA

中圖分類號：TN929 文獻標識碼：A 文章編號：1672-3791（2015）04（c）-0019-01

1號信令系統是傳統PSTN電話系統的重要信令組成部分。隨著近年來通信技術的發展，出現了如VOIP等多種語音承載方式。基于經濟社會各項指標的要求，現代電話系統需要不同年代不同層次技術的兼容及融合，這將導致1號信令系統中記發器信令的兼容擴展問題。如果保持原有系統的軟硬件可繼承，則需要設計相應的接口電路板與之適應。該文設計了DSP+ARM+FPGA硬件電路，并針對記發器信令系統中多路信令接續的需要，重新采用通用DSP芯片對記發器信令作軟件設計，并提出了相應切實可行的解決方法。

1 硬件架構實現

硬件電路設計要考慮多方面的因素，如穩定性，可提升性，兼容性，成本等等。本文的硬件架構主要考慮適應性及兼容擴展性，如圖1所示記發器信令硬件接口設計框圖，記發器信號分為上層協議和底層硬件協議，信令上層協議采用ARM11實現，具體型號為Cortex-A8，底層的硬件協議采用DSP芯片，具體型號為tms320C6415，ARM與DSP之間的接口交互采用FPGA完成，具體型號為XC3S500E。

信號的外部物理接口為E1接口，可以按實際需要配置一個或者多個，E1接口芯片為mt9076，話音及記發器信令以模擬信號的方式進入，并以數字信號的方式輸出到FPGA中，由于E1是時分復用信號，FPGA將相應時隙的信號通過mcBsp接口送給DSP，這里主要是話音信號及記發器信令信號。arm11主要解析1號信令系統中的線路信令及記發器信令上層部分，并將相關控制信息通過FPGA發送到DSP。

DSP芯片處理記發器信令的底層部分，這里有兩個并行的工作，一個是接收并解析記發器信令數字波形；另一個則是與arm11進行交互，將解析的結果傳給arm11及接收arm11的記發器信令編碼，以生成記發器信令數字波形信號。特別指出的是FPGA為DSP，arm11，mt9076三者之間的橋梁。

2 記發器信令底層軟件設計思路及實現方法

記發器信令信號的物理特征與DTMF極其類似，因此信號的生成及檢測原理均可參考DTMF信號的生成及檢測，考慮到DSP實現的實際情況會作相應的改進。

記發器信令信號生成方法為：首先制作完整的余弦表，為保證之后生成信號的精度，余弦表可采用1HZ頻率的余弦函數生成。記發器信令的前向信號頻率值與后向信號頻率值是在6個固定頻率中選取的兩個，作為頻率參數就可以分別生成兩個余弦函數，這兩個函數相疊加最終生成所需要記發器信令信號。需要注意的是，DSP生成的信號通常是以數據包的形式發送出去，且長度是固定的，因此為了保證不斷生成信號在波形上的連續性必須每次保存當前包余弦信號的相位信息，且作為下一包余弦信號的初始相位。

記發器信令信號檢測方法為：首先對數字信號進行包緩沖，一般而言可以是256個采樣點，也可以是512個采樣點，對一包的數據進行FFT變換，求取功率譜。因為諧波信號的頻譜特征是十分明顯的，在相應頻點上會出現極大值。記發器信令信號在頻譜上會出現兩個極大的頻點峰值，而其他頻點的值都比較小。為了使查找峰值頻率更加方便，需要對頻譜值進行歸一化及標準化處理，通常不及頻譜峰值一半的值置零。在找出兩個最大的頻點后，利用頻率值表反查，最終識別出接收的信令。

3 結語

基于DSP+ARM+FPGA的硬件架構性能及兼容性都很強，arm11具有極強的軟件及操作系統的提升擴展性，FPGA具有硬件邏輯方向的提升性，而其中的通用DSP具有數字信號的強大算法處理能力，能夠處理多路記發器信令且高效靈活。

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