三維集成電路測試方法

于淑華，李凌霞，邵晶波

（1.哈爾濱金融學院計算機系，哈爾濱　150030；2.哈爾濱師范大學計算機科學與信息工程學院，哈爾濱 150025)

三維集成電路測試方法

于淑華1，李凌霞1，邵晶波2

（1.哈爾濱金融學院計算機系，哈爾濱150030；2.哈爾濱師范大學計算機科學與信息工程學院，哈爾濱 150025)

0　引言

隨著技術升級，半導體工業已進入深亞微米(Very Deep Sub-Micron,VDSM)階段。國際半導體技術路線圖預測，片上通信將需要新的設計方法，從而獲得系統級功能目標。工藝技術的迅猛晉級使器件的特征尺寸連續縮小。而門的性能已提升，由于全局互連并不隨著技術升級而升級，器件間互連已成為一個主要的性能瓶頸。而互連已成為電路延遲和功耗的主要來源。未來一代電路中，門延遲和局部互聯延遲會隨著技術升級減少，而全局延遲劇增。因此縮短互連延遲和降低功耗是深亞微米設計的第一要務。近年來無數研究致力于可以解決當前和未來芯片設計的連線需求的局限這類問題。

硅通孔（Through-Silicon-Via，TSV）技術實現了將兩個以上的不同類集成電路在垂直方向堆疊成立體三維芯片的一種方法。制造技術的不斷進步使半導體工業已準備好向三維集成電路的方向進發。基于TSV技術實現的三維芯片具有較高的互聯帶寬、系統性能和較低功耗、面積開銷和制造費用。它開創了新一代超級芯片的系統結構，從而從現實的角度上推動半導體工業在下一個十年推動摩爾定律的延長。

如圖1所示，一個典型的三維芯片的實現過程為，先對傳統的二維芯片進行薄化處理，處理好之后，再用TSV連接各層二維芯片，從而形成三維芯片。圖1中可以看出，一個正常的晶片比TSV高度更厚，因而晶片需要被薄化，使TSV可以穿過晶片的后端與下一層相連。晶片薄化、后端處理、綁定、堆疊晶元的封裝都屬于技術難題。TSV制造工業過程的開發也在難題行列。一般TSV的直徑為5微米長，垂直高度為50微米。如何實現差距如此懸殊的縱橫比下對TSV進行蝕刻和填充，亟待解決。

半導體工業界和學術研究機構做了基于TSV技術的三維集成電路的眾多研發工作，然而還有很長的一段路要走，從而促成該技術的不斷成熟。三維集成電路有諸多難題需要兩方面的研究人員去克服。

1　三維IC的優點

三維IC具有比傳統二維IC更多的優點：

（1）互連線長度的縮短：與傳統的二維芯片設計相比較，一個三維芯片比傳統的二維設計具有更短的全局互連線長度。這種全局互連線長的減少可明顯降低線延遲和功耗。前人研究工作指出，三維芯片結構可減少的布線長度為使用的芯片層數的平方根的一個因子。

圖1　三維集成電路的實現過程

（2）性能改進：因為減少了平均互連線長度，關鍵路徑的互聯長度也相應減少，可得到更高的三維IC性能，堆疊的帶寬也得到改善。一些學者的研究工作證明了三維芯片的這些優點。三維算數部件設計證明了它的延遲優勢。各種設計表明線長的減少使得三維算數單元設計可獲得約為6-30%的延遲縮減。Intel證實，通過以中度流水的連線為目標，當Intel奔四處理器被折疊到兩層三維芯片中時，流水的改變導致近15%的性能的改進。三維緩存設計方面，由于互連主宰著緩存訪問延遲，而緩存訪問決定著微處理器的關鍵路徑，因而具有細粒度的三維劃分的三維緩存設計可縮短緩存訪問時間。

（3）降低功耗和能量：隨著制造技術的升級，芯片系統的總體功耗中互連功耗占的很大一部分。線長的減少進而可節省三維IC設計的能量。三維Intel實現中，由于全局互連減少，中繼器的數目和中繼鎖存器被減少50%。這樣的三維堆疊重設計性能提高15%，功耗降低15%。

（4）更高的內存帶寬：以TSV為中心的三維芯片技術可提供更高的內存帶寬，因為TSV可提供I/O引腳之外的帶寬需求。Intel使用基線Intel Core2 Duo處理器研究了內存帶寬優點。有了堆疊內存，晶片上緩存容量增加了，性能改進了，減少了片外內存帶寬需求。

（5）異構堆疊：三維芯片技術可實現異構集成，因為不同層可被單獨制造，然后堆疊起來。在異構堆疊中，每一層可有專門的電路類型如RF、模擬、內存，MEMS、數字等。一些學者開始考慮將非揮發性內存如電磁RAM，或處理器頂上的變相內存堆疊起來，從而完成劃算的異構集成。

（6）更小的面積和降低的成本：三維芯片技術的一個明顯的優點為，晶元劃分可產生的較小面積。隨著技術升級和更高密度需求，微處理器的晶元尺寸逐漸增加。其結果是，制造產出受影響，導致更高的制造成本。

2　三維IC的研究內容

到目前為止，工業界和學術界沒有一個統一的三維IC的測試標準。研究三維IC測試自動化流程可以指導三維IC測試，此為業界人員研究內容之一；由于三維IC自身的特點，研究比相應二維IC具有更高測試壓縮率的測試壓縮和解壓縮算法，以減少ATE的存儲需要、測試通道數和測試時間，是業界研究人員的另外一個研究內容。

需要評估3D工藝對電路操作的影響，包括TSV對金屬互連，機器壓力，薄化操作，電壓力等方面的影響。還需要研發新的設計方法、軟件工具處理三維設計所涉及的軟硬件協同設計、三維晶體管網表和版圖設計。

與傳統二維IC一樣，基于TSV的三維IC也需要制造測試，以排除制造過程產生的缺陷，從而提高產品的良品率，減少開發成本，加快產品的上市時間。此外，三維IC還需要高級的適應其特點的可測性設計方法，包括測試流設計、測試內容、測試訪問方法的研發。

對于測試流而言，絕大多數的傳統的單晶元芯片的測試流包括兩個測試：晶片測試和最終封裝測試。與之相比較，三維IC的測試流更復雜，它的制造過程有更多的程序，從而需要更多的測試。主要有綁定前晶元測試，綁定后堆疊測試和封裝測試。綁定前測試和綁定后測試均屬于晶片探針測試，由于測試目標不同，可分為測試內容和測試訪問。

一般堆疊IC的測試方法為：通過逐個對待測晶片進行測試，然后再增量地測試堆疊起來的部分晶片直到整個3D SoC被測試完畢。在一個分散的產品流中，中間產品指示每個公司的積木，而這個積木又是另一個公司的最終產品。舉個例子，動態RAM晶片需要被堆疊在一個邏輯晶元的頂上，它是整個堆疊產品的中間產品，而卻是動態RAM的最終產品。基于這種環境，一般都要求測試所有的中間產品，再測試封裝好的最終產品。測試包括全速測試與老化測試。一個測試合格的交付的產品被稱為合格晶元，有一個經濟優化指標來衡量堆疊IC的質量，見公式（1）：

其中y表示制造產出，d為給定的一個特定測試中故障產品的可測故障比，p是每個產品的可防治成本，t是對某個產品的某個特定測試的執行成本。

產出y是晶元產出，TSV產出綁定產出和封裝產出的復雜乘積。參數d和t互相關聯，互相由測試覆蓋率和質量決定。更好，更綜合的測試可以過濾掉更多故障部件，但一般執行起來也會更昂貴。可預防的產品成本p取決于產品流中，測試被執行的時刻。流中故障部件越早被檢測出來，測試可減少更多的成本浪費。例如，一個不好的晶元在綁定前被檢測出來，再進一步的堆疊和封裝中被剔除，因而減少對其他好的晶片和封裝的浪費。如果同樣的這個不好的晶片在綁定前測試中沒被檢測出來，僅在綁定后測試中測出來，那么已經和它堆疊到一起的好的晶片將被浪費，僅能避免之后的封裝費用。可避免的產品費用也取決于堆疊方法。一旦各個晶元被按照晶元-晶片或晶片-晶片方式堆疊，綁定前測試結果可悲利用起來防止將好的晶元堆疊到壞的上面，或反之。這與晶片-晶片堆疊方法不同，晶片-晶片堆疊方法不可避免堆疊上一個不好的晶元。然而在晶片測試之前晶片映射庫的基礎上，通過晶片匹配，綁定前晶元測試結果仍可被利用獲得有限的堆疊產出增加。

3　三維IC的測試內容

對三維芯片，傳統晶片測試過程的大部分仍保持不變，因而缺陷和故障模型仍是我們習慣的IC中的模型。新的測試內容主要有基于TSV的互連，因為新的3D工藝步驟可能引起的新的晶元間缺陷。

可能在TSV本身制造過程中，TSV與下一層綁定時產生TSV相關的缺陷，也可能在3D堆疊的生命期中產生。TSV制造過程中，例如由于準保型鍍的原因，（微）孔可能導致TSV中有縫隙，TSV氧化物中的針孔可能導致TSV和襯底短路。移除種子層可能導致TSV間的短路。綁定質量可能受氧化或綁定襯底的污染，TSV高度的變化或兩個晶元間的粒子的影響。綁定中x軸、y軸或z軸沒對齊，可能導致空隙或短路。銅-鋅微泵那種情況，由于TSV高度變化，錫可能被擠出去，引起它們之間的短路。因而需要進行基于TSV的互連測試。

4　結語

深亞微米時代，半導體工業制造技術的發展突飛猛進。制造技術的進步為實現三維IC提供了肥沃的土壤。三維IC由于其本身的特點得到廣大研究人員的青睞。然而技術實現角度上也需要學者和研究人員研究相應的測試方法。本文研究了新型三維IC的特點和其本身的優勢，分析了實現三維IC所面臨的技術難題，介紹了三維IC的測試過程。

［1］M.Jung,et al.TSV Stress-aware Full-Chip Mechanical Reliability Analysis and Optimization for 3D IC.［C］Proceedings of ACM Design Automation Conference,2011.

［2］K.H.Lu,et al.Thermo-Mechanical Reliability of 3-D ICs Containing Through Silicon Vias［C］.IEEE conference of Electronic Components and Technology.2009.

［3］S.-K.Ryu,et al.Impact of Near-Surface Thermal Stresses on Interfacial Reliability of Through-Silicon-Vias for 3-D Interconnects［J］. IEEE Transactions on Device and Material Reliability,2010.

［4］K.H.Lu,et al.Thermal Stress Induced Delamination of Through Silicon Vias in 3-D Interconnects［C］.IEEE Conference of Electronic Components and Technology,2010.

［5］B.Banijamali,et al.Advanced Reliability Study of TSV Interposers and Interconnects for the 28nm Technology FPGA［C］.IEEE Conference of Electronic Components and Technology,2011.

3D IC；Test；Formal Verification；VDSM（Very Deep Sub-Micron）；TSV

Survey on Testing Methods for 3D IC

YU Shu-hua1，LI Ling-xia1，SHAO Jing-bo2

（1．Computer Department of Harbin Finance University,Harbin 150030；2．College of Computer Science and Information Engineering,Harbin Normal University,Harbin 150025）

1007-1423（2015）32-0032-04

10.3969/j.issn.1007-1423.2015.32.008

于淑華（1974-），女，河北泊頭人，碩士，講師，研究方向為數據挖掘理論、算法設計與分析

邵晶波（1979-），女，黑龍江賓縣人，博士，副教授，研究方向為集成電路設計自動化。Email:zro_bo@163.com

2015-11-07

2015-11-10

制造技術的不斷發展使集成電路工業已達到深亞微米級，以TSV技術為基礎的三維集成電路解決了器件間互連線長度過長的問題，成為一種具有眾多優勢極具競爭力的技術。綜述基于TSV的三維集成電路測試的新特點，闡述以TSV技術為中心的三維IC的優勢，介紹適用于三維IC的測試方法，分類闡述實現此種新技術所需要解決的難題。

三維系統芯片；測試；形式驗證；深亞微米；垂直硅通孔

黑龍江省教育廳科技項目（No.12531183）

李凌霞（1973-），女，黑龍江哈爾濱人，碩士，講師，研究方向為數據庫與知識庫

The rapid development of manufacturing technology has made it possible for semiconductor industry to enter the era of Very Deep Sub-Micron.TSV technology based 3D IC overcome the difficulties of over-long interconnect between each components of IC,therefore becoming an emerging and competitive technique and gains popularity among researchers and developers in related work of line. Overviews the new characteristics of testing and for TSV centered 3D IC,introduces the advantages of 3D IC,and expounds various challenging problems confronted by researchers.Analyses the testing methods suitable for 3D IC and the challenges that must be tackled by the researchers are elaborated in detail.