基于Allegro PCB SI 的DSP最小系統板信號完整性仿真分析

朱鄭喆 吳明贊 江蒙南 周勇 吳瓊

摘 要：DSP最小系統板屬于高速電路板，在設計過程中必須考慮信號完整性問題。借助仿真軟件Allegro PCB SI軟件，對DSP最小系統板自動布線后的關鍵信號線進行仿真，發現反射，串擾對信號完整性問題影響很大。根據傳輸線理論手動調整布線之后，通過仿真發現過沖幅值，串擾幅值有了很大抑制。由此可見，采取適當的布線策略可有效解決高速電路板信號完整性問題。

關鍵詞：DSP最小系統板 信號完整性 Allegro PCB SI 反射 串擾 傳輸線理論

中圖分類號：TN941 文獻標識碼：A 文章編號：1674-098X（2015）08（c）-0070-02

隨著現代科技的飛速發展，許多系統的工作頻率很高，達到數百MHz甚至GHz，并且信號沿越來越陡，已經達到ns級別甚至更小。如此高速的信號的切換對于PCB設計者而言需要考慮到低頻電路所不需要考慮的信號完整性問題，如延時，串擾，反射，地彈等。本文擬借助傳輸線理論對DSP最小系統板進行信號完整性仿真。

1 DSP最小系統介紹

DSP最小系統主要由DSP芯片，電源電路，復位電路，時鐘電路，JATG接口電路和外部存儲器等部分構成，其結構框圖如下：

本文仿真分析的最小系統板采用型為TMS320C6713的DSP芯片，外接存儲器部分由FLASH芯片和SDRAM存儲器芯片共同組成。其中DSP芯片的最高主頻可達300MHz，并且與外接存儲器芯片進行高速數據傳輸。所以必須對最小系統板進行信號完整性分析。

2 基于傳輸線理論的高速PCB布線分析

PCB上的印制導線如果作為傳輸線設計的不夠合理，根據不同的傳輸線模型在電路上可能會出現信號反射，延時，串擾，地彈等傳輸線效應。根據傳輸線理論，通過綜合分析各種傳輸線效應產生原理，可得出相應的布線方法規避傳輸線效應。

2.1 減少反射的布線方法

當信號傳輸路徑上特征阻抗不連續時，就會有信號反射發生。反射會造成諸如過沖，下沖，振鈴等信號失真的現象，從而引起信號完整性的問題。由于反射產生的根本原因是傳輸路徑上阻抗不連續，我們一般采取端接阻抗的方法達減少信號的反射。其中常見的端接阻抗方法有串聯端接和并聯端接。

串聯端接是在靠近輸出端位置串接一個電阻，端接的電阻和輸出端的阻抗總和應該與傳輸線的特征阻抗Z0相等。該方案消除了驅動端的二次反射，且不受接收端負載變化的影響。但是由于端接電阻的分壓，線路上傳輸的電壓僅僅為驅動電壓的一半，不能驅動分布式負載。

并聯端接是在接收器的輸入端連接一個終端電阻R（R與特性阻抗Z0相等）下拉到地來實現匹配。該方案消除的是一次反射，適用于多個負載的情況。但是接地的電阻不僅增加了直流損耗，還會使得噪聲容限降低。

2.2 減少串擾的布線方法

串擾是相鄰信號線之間的耦合，信號之間的互感和互容引起線上的噪聲。串擾按傳播方向可以分為前向串擾和后向串擾。為了減小串擾，可以增加走線間距和線寬的比值（采用3w原則），減小平行走線長度。

3 信號完整性分析

3.1 仿真軟件介紹

Allegro PCB SI是Cadence公司推出的一款信號完整性仿真工具，針對包括延時，串擾，反射在內的信號完整性問題提出了一整套完善的方針和解決方案。該軟件現場調試性能好，通過該軟件，用戶不僅可以直接提取目標網絡拓撲進行仿真，還能將仿真確定的布局布線方案轉換成約束規則集，導入PCB設計軟件中，從而指導PCB的設計與調整。Aleegro PCB SI 與PCB設計軟件之間良好的交互性使得它相較于其他仿真軟件具有較為明顯的優勢

3.2 反射仿真

分析仿真時我們以數據信號線DSP_DATA1為例，在PCB SI界面下提取該網絡的拓撲如圖2所示。我們先對未串聯端接的信號線進行仿真分析，得到波形如圖3所示。

可以發現該信號線的傳輸延時為0.116ns，遠大于信號的上升時間的1/5（約0.06ns），因此出現很大的振鈴，且過沖幅值和下沖幅值都很高。

采用串聯端接的方法，在輸出端匹配（如圖4所示）。通過查看輸出器件輸出特性曲線可以得出它的輸出阻抗約為12?，傳輸線特性阻抗約為98?，因此理論上串聯匹配的電阻值約為76?。在參數設定頁面將電阻值設為70?～80?（步進為1?）的掃描，經仿真發現串聯電阻值為76?的時候波形效果最好（如圖5所示），理論值和實驗值吻合。串聯電阻前后的具體仿真數據如表1所示。

3.3 串擾仿真

我們在串擾分析時，我們選取ED22作為受害網絡，網絡ED21和ED23作為侵害網絡，在Sig Xplorer中添加其模拓撲如圖6所示（已添加串聯匹配阻抗），并且根據PCB板當前的布線情況設置其相應參數（線寬，線距，疊層等）。我們分別對采用適當布線策略前后的串擾模型進行仿真。串擾模型在調整布線前后的參數如表2所示，仿真結果如表3所示。

3.4 仿真結果總結分析

通過分析上述仿真結果我們可以發現，在調整布線前，信號線上振鈴明顯，串擾幅值很大（達到驅動電壓的10%）。而在采用適當布線方法調整布線之后，振鈴現象基本消失，串擾幅值被控制在驅動電壓2%以內。由此可見，經過適當的布線調整，DSP最小系統板信號完整性得到了顯著的提高。

4 結語

本文利用PCB SI軟件對DSP最小系統PCB版進行了信號完整性和時序的研究。主要針對反射，串擾，以及延時引起的時序問題展開研究。首先對自動布線的PCB版進行信號完整性和時序的仿真，發現信號完整性及時序問題均嚴重。對此，通過采用適當的布線方法調整布線。調整布線之后進行的仿真顯示信號完整性和時序問題都得到了解決。由此可見，在高速電路PCB版的布線中，采用適當的布線策略是十分必要的。

參考文獻

[1] 姜培安.高速電路PCB設計方法與技巧[M].北京：中國電力出版社，2010.

[2] 周潤景，蘇良碧.Cadence高速電路設計與仿真——信號與電源完整性分析[M].4版.北京：電子工業出版社，2013.

[3] 吳超，吳明贊，李竹.給予電磁兼容的高速無線節點PCB設計與仿真[J].電子器件，2012，35（3）：291-295.

[4] 沈敏，吳名贊，李竹.基于有限元法的ARM11核心板信號完整性分析[J].電子器件，2013，36（4）：568-571.