基于模型設(shè)計(jì)的數(shù)字下變頻系統(tǒng)的實(shí)現(xiàn)

盧文濤，黃嵩人

（1.湘潭大學(xué) 物理與光電工程學(xué)院，湖南 湘潭411105；2.湖南進(jìn)芯電子科技有限公司，湖南 長(zhǎng)沙410205）

0 引 言

采用專(zhuān)用的數(shù)字下變頻 （DDC）器件完成下變頻［1，2］，雖然具有性能穩(wěn)定，抽取比大等優(yōu)點(diǎn)，但是靈活性差、價(jià)格昂貴，不能充分體現(xiàn)軟件無(wú)線(xiàn)電的優(yōu)勢(shì)。FPGA 可以很好地解決這些問(wèn)題，其在軟件無(wú)線(xiàn)電的研發(fā)中具有重要的作用。

基于Matlab的Simulink工具結(jié)合DSP Builder高級(jí)模塊庫(kù)進(jìn)行系統(tǒng)設(shè)計(jì)的方法已經(jīng)得到廣泛的應(yīng)用，這是因?yàn)镈SP Builder的高級(jí)模塊庫(kù)使用時(shí)分復(fù)用技術(shù)來(lái)優(yōu)化邏輯利用率，同時(shí)自動(dòng)插入流水線(xiàn)和寄存器來(lái)滿(mǎn)足設(shè)計(jì)約束和提高電路的最大頻率。由此得出的模型代碼可獲得與手工優(yōu)化的HDL代碼相近的性能，采用DSP Builder高級(jí)模塊庫(kù)設(shè)計(jì)系統(tǒng)，注重系統(tǒng)設(shè)計(jì)建模，進(jìn)行代碼的RTL 級(jí)驗(yàn)證與Quartus II工程的生成；設(shè)計(jì)支持更高效的開(kāi)發(fā)過(guò)程，降低系統(tǒng)風(fēng)險(xiǎn)；在幾天或者幾周內(nèi)便可完成系統(tǒng)設(shè)計(jì)任務(wù)，壓縮了開(kāi)發(fā)周期與大幅降低了開(kāi)發(fā)成本，讓產(chǎn)品極具競(jìng)爭(zhēng)優(yōu)勢(shì)。

1 基于模型設(shè)計(jì)系統(tǒng)的方法對(duì)比

1.1 基于DSP Builder的標(biāo)準(zhǔn)模塊庫(kù)設(shè)計(jì)

基于Matlab的Simulink工具結(jié)合DSP Builder標(biāo)準(zhǔn)模塊庫(kù)［3］（Altera DSP Builder standard Blockset）進(jìn)行系統(tǒng)設(shè)計(jì)的方法面世已久，主要的設(shè)計(jì)特點(diǎn)如圖1所示。

1.2 基于DSP Builder的高級(jí)模塊庫(kù)設(shè)計(jì)

圖1 標(biāo)準(zhǔn)模塊庫(kù)設(shè)計(jì)特點(diǎn)

基于Matlab的Simulink工具結(jié)合DSP Builder高級(jí)模塊庫(kù)進(jìn)行系統(tǒng)設(shè)計(jì)的方法已被廣泛的采用，近幾年，Altera公司把優(yōu)化與拓展DSP Builder高級(jí)模塊庫(kù)的功能放到了首位。主要的設(shè)計(jì)特點(diǎn)如圖2所示。

圖2 高級(jí)模塊庫(kù)設(shè)計(jì)特點(diǎn)

1.3 兩種模塊庫(kù)設(shè)計(jì)對(duì)比

通過(guò)DSP Builder的標(biāo)準(zhǔn)模塊庫(kù)與高級(jí)模塊庫(kù)的設(shè)計(jì)特點(diǎn)對(duì)比可知，利用DSP Builder標(biāo)準(zhǔn)模塊庫(kù)設(shè)計(jì)時(shí)，除了算法研究之外，RTL 級(jí)實(shí)現(xiàn)、功能仿真、綜合與布局布線(xiàn)、時(shí)序分析、硬件調(diào)試等都在DSP Builder標(biāo)準(zhǔn)模塊庫(kù)中進(jìn)行，操作簡(jiǎn)單且不需要太多的傳統(tǒng)開(kāi)發(fā)FPGA 的技巧，但設(shè)計(jì)的好壞主要依靠DSP Builder工具的性能，靈活性很差；而采用DSP Builder高級(jí)模塊庫(kù)設(shè)計(jì)系統(tǒng)時(shí)，除了算法驗(yàn)證、RTL級(jí)實(shí)現(xiàn)與功能仿真在高級(jí)模塊中實(shí)現(xiàn)外，其余部分均可采用傳統(tǒng)的FPGA 開(kāi)發(fā)模式，不但給用戶(hù)帶來(lái)了更大的靈活性，而且可以更好地滿(mǎn)足系統(tǒng)的Fmax、延時(shí)控制、矢量和多通道設(shè)計(jì)、高級(jí)數(shù)學(xué)函數(shù)，以及支持定點(diǎn)和單精度、雙精度浮點(diǎn)數(shù)據(jù)通路進(jìn)行優(yōu)化設(shè)計(jì)。因此本系統(tǒng)采用的是DSP Builder高級(jí)庫(kù)進(jìn)行設(shè)計(jì)。

2 數(shù)字下變頻 （DDC）模塊介紹

2.1 數(shù)控振蕩器 （NCO）

NCO 的作用其實(shí)就是產(chǎn)生一個(gè)理想的正弦數(shù)字信號(hào)與余弦數(shù)字信號(hào)，即

式中：n的取值范圍為所有的自然數(shù)，fL0——本地振蕩頻率，fs——DDC輸入信號(hào)的采樣頻率。

產(chǎn) 生NCO 信 號(hào) 的 方 法 有：分 布 式 算 法［4，5］、Walsh 變換［6］、查表法和坐標(biāo)旋轉(zhuǎn)數(shù)值計(jì)算法［7］（CORDIC）。

其中，查表法是根據(jù)有限的相位，先將相應(yīng)的正弦和余弦值計(jì)算好，并以相位為地址信息，將計(jì)算好的正弦值和余弦值存儲(chǔ)在相應(yīng)的位置上。使用時(shí)，則通過(guò)相位信息來(lái)讀取相應(yīng)的正弦值和余弦值。這種方法工作效率高、電路設(shè)計(jì)簡(jiǎn)單，但是精度很有限。

CORDIC坐標(biāo)旋轉(zhuǎn)數(shù)值計(jì)算法則是以實(shí)時(shí)計(jì)算的方法來(lái)獲取每一個(gè)相位角的正弦值和余弦值。CORDIC 算法是通過(guò)矢量旋轉(zhuǎn)來(lái)實(shí)現(xiàn)的，基本原理：

設(shè)初始矢量為r0（x0，y0），旋轉(zhuǎn)一個(gè)角度得到一個(gè)新的矢量r1（x1，y1），可以得到

式中：假設(shè)將旋轉(zhuǎn)角度θ細(xì)化為n 個(gè)更小的角度，初始矢量經(jīng)過(guò)n次旋轉(zhuǎn)，得到一個(gè)新矢量rn（xn，yn）＝r1，且每次旋轉(zhuǎn)的角度θn滿(mǎn)足tanθn＝S（n）（2－n），則可推出

式中：S（n）——符號(hào)函數(shù)，決定了旋轉(zhuǎn)的方向，其取值只能為±1。而S（n）究竟取1還是取－1，則需要根據(jù)Zn→0為選擇標(biāo)準(zhǔn)。而Zn表示每次旋轉(zhuǎn)后的剩余角度，當(dāng)旋轉(zhuǎn)一定次數(shù)后Zn趨于0，而當(dāng)Zn＜0時(shí)，表示旋轉(zhuǎn)的角度超過(guò)了θ，則S（n＋1）＝－1，當(dāng)Zn＞0時(shí)，則表明旋轉(zhuǎn)角度沒(méi)達(dá)到θ，則S（n＋1）＝1。

在ModeIP庫(kù)中有實(shí)現(xiàn)NCO 算法的模塊，當(dāng)模塊中valid信號(hào)有效時(shí)，channel中的data信號(hào)才能進(jìn)入NCO 模塊進(jìn)行處理，最后輸出data，valid和channel信號(hào)。

2.2 CIC積分梳狀濾波器

為使不同的系統(tǒng)兼容，需要使上級(jí)系統(tǒng)提供的信號(hào)能滿(mǎn)足下級(jí)系統(tǒng)的性能要求，這時(shí)需要一定的采樣速率轉(zhuǎn)換。

CIC積分梳狀濾波器［8，9］在這方面有很重要的應(yīng)用。所謂積分梳狀濾波器，是指濾波器沖擊響應(yīng)滿(mǎn)足

式中：N——濾波器的階數(shù)。CIC濾波器的Z變換為

其中

在ModeIP庫(kù)中有實(shí)現(xiàn)CIC算法的模塊，當(dāng)模塊中valid信號(hào)有效時(shí)，channel中的data信號(hào)才能進(jìn)入CIC 模型進(jìn)行濾波，最后輸出data、valid、channel信號(hào)。

2.3 HB半帶寬濾波器

半帶寬濾波器［10］是一種特殊的FIR 濾波器，其阻帶寬度和通帶寬度相等，且通帶、阻帶紋波也相等。

HB濾波器的頻率響應(yīng)為

半帶寬的沖擊響應(yīng)為

由于在非零的偶數(shù)點(diǎn)上，半帶寬濾波器的沖擊響應(yīng)為零，因此使用半帶寬濾波器實(shí)現(xiàn)的采樣率變換時(shí)，只需要一半的計(jì)算量。

在ModeIP庫(kù)中有實(shí)現(xiàn)FIR 算法的模塊，當(dāng)模塊中valid信號(hào)有效時(shí)，channel中的data信號(hào)才能進(jìn)入FIR 模塊進(jìn)行濾波，輸出data、valid和channel信號(hào)。

3 DDC在DSP Builder高級(jí)庫(kù)中的實(shí)現(xiàn)

3.1 DDC子系統(tǒng)的實(shí)現(xiàn)

用DSP Builder 高級(jí)庫(kù)中的模塊mixer、NCO、CIC、FIR 模塊分別替代對(duì)應(yīng)圖3 中的部分，在此基礎(chǔ)上添加上Mux模塊、Scope模塊、Constant模塊、Register Field 模塊、Inport 模 塊、Terminator 模 塊、Register Bit 模 塊、ChanView 模塊、Device模塊、Outport模塊等得到DDC 子系統(tǒng)，即為DDCChip系統(tǒng)，如圖3所示。

圖3 DDCChip子系統(tǒng)的設(shè)計(jì)

3.2 16通道DDC系統(tǒng)的設(shè)計(jì)

添加Run Modelsim 模塊、Run Quartus II模塊、Edit Params模塊、Signals 模塊、Control模塊、Channel View模塊、Down sample模塊、Spectrum Scope模塊、Random Number模塊、Repeating Sequence Stair模塊、Convert模塊、Manual Switch 模 塊、Constant 模 塊、Mux 模 塊、Scope模塊等到圖3到所示的DDCChip子系統(tǒng)中，將DDCChip子系統(tǒng)打包成一個(gè)子系統(tǒng)，完成整個(gè)16通道DDC 系統(tǒng)設(shè)計(jì)如圖4所示。

圖4 整個(gè)16通道DDC系統(tǒng)頂層設(shè)計(jì)

4 仿真結(jié)果與驗(yàn)證分析

4.1 設(shè)計(jì)參數(shù)設(shè)置

本次設(shè)計(jì)系統(tǒng)的時(shí)鐘頻率為采樣頻率的4 倍，即為245.76 MHz。NCO 運(yùn)行一次的時(shí)間為5.59個(gè)時(shí)鐘，也就是說(shuō)模型產(chǎn)生正弦波與余弦波的波長(zhǎng)為5.59個(gè)時(shí)鐘，設(shè)定的采樣頻率為61.44 MHz，則NCO 產(chǎn)生的本振頻率為10.326 MHz。而TestBench中的輸入頻率每6個(gè)時(shí)鐘旋轉(zhuǎn)一次，采樣頻率也61.44 MHz，則輸入信號(hào)的頻率為10.24 MHz，可得低頻信號(hào)的頻率為86KHz；下變頻通道數(shù)為16個(gè)，CIC 濾波器采用五級(jí)串聯(lián)，執(zhí)行16 因子的抽取；第一個(gè)FIR 濾波器采用了4抽頭21階奇對(duì)稱(chēng)濾波器，第二個(gè)濾波器采用了4抽頭63階奇對(duì)稱(chēng)濾波器。

相關(guān)頂層參數(shù)設(shè)置腳本 （＊.m）內(nèi)容如下：

4.2 Simulink仿真波形

將仿真時(shí)間設(shè)置為550000＊SampleTime，啟動(dòng)模型功能仿真，可以得到仿真波形。第一組信號(hào)為T(mén)estbench 的高頻輸入信號(hào)。第二組信號(hào)為混頻器的輸出結(jié)果。這組信號(hào)中包含需要提取的信息，以及很多高頻雜波。第3個(gè)信號(hào)為CIC濾波器抽取之后的調(diào)整信號(hào)，第4個(gè)信號(hào)為FIR1濾波器濾波和抽取之后的調(diào)整信號(hào)，第5個(gè)信號(hào)為FIR2濾波器抽取之后的調(diào)整信號(hào)，即低頻低速信號(hào)。從圖5可以看出，設(shè)計(jì)的DDC系統(tǒng)已經(jīng)實(shí)現(xiàn)了數(shù)字下變頻的功能。

圖5 各個(gè)模塊仿真輸出波形

通過(guò)在Simulink中的仿真得到DDC系統(tǒng)的輸出波形如圖6所示。其中圖6 （a）為突發(fā)數(shù)據(jù)流，圖6 （b）為單個(gè)突發(fā)數(shù)據(jù)展開(kāi)，該設(shè)計(jì)將Decimating CIC 分成4個(gè)不同的CIC，每個(gè)都以4通道進(jìn)行操作，降低了輸出端口的數(shù)據(jù)速率，所有16 路數(shù)據(jù)采樣都可以適配到一根線(xiàn)上，DSP Builder將數(shù)據(jù)打包到單個(gè)TDM 線(xiàn)上，由于整體采樣速率為61.44 MSPS×16 通道／16 抽取＝61.44 MSPS，并且系統(tǒng)的時(shí)鐘頻率為245.76 MHz，所以25%的周期中數(shù)據(jù)是有效的。16路通道的順序?yàn)?，1，…，15。

圖6 DDC系統(tǒng)仿真結(jié)果

DDC系統(tǒng)模型仿真輸出為正交I／Q 兩路信號(hào)，該兩路信號(hào)均為零中頻數(shù)字信號(hào)，仿真輸出頻譜如圖7所示。從圖中可以看出這兩路低頻信號(hào)的中心頻率為86KHz，滿(mǎn)足設(shè)計(jì)參數(shù)要求。

圖7 DDC仿真輸出頻譜

4.3 Modelsim 仿真波形

Run Modelsim 模塊使用硬件生成過(guò)程中產(chǎn)生的腳本，啟動(dòng)Modelsim，通過(guò)自動(dòng)生成的TestBench對(duì)設(shè)計(jì)進(jìn)行仿真。這個(gè)過(guò)程將編譯所有的VHDL 文件，將信號(hào)添加到Modelsim Wave窗口，并在Simulink設(shè)計(jì)實(shí)例運(yùn)行的同時(shí)進(jìn)行Modelsim 仿真，仿真結(jié)果如圖8所示。其中圖8 （a）為突發(fā)數(shù)據(jù)流，圖8 （b）為單個(gè)突發(fā)數(shù)據(jù)展開(kāi)，從仿真圖可以得到Modelsim 仿真結(jié)果與DSP Builder功能仿真的結(jié)果是一致的，再次驗(yàn)證該設(shè)計(jì)達(dá)到設(shè)計(jì)參數(shù)要求。

4.4 占用資源對(duì)比

通過(guò)Run Quartus II模塊啟動(dòng)Quartus II將用戶(hù)的設(shè)計(jì)自動(dòng)添加到工程中，通過(guò)編譯、綜合、布局布線(xiàn)，得到占用的資源。占用資源對(duì)比［10，11］情況見(jiàn)表1。通過(guò)對(duì)比可得該系統(tǒng)所占用的資源比文獻(xiàn) ［10，11］占用的資源少，而且工作的最高頻率也提高了，說(shuō)明整體系統(tǒng)設(shè)計(jì)進(jìn)行了優(yōu)化。

圖8 Modelsim 仿真結(jié)果

表1 Quartus II布局布線(xiàn)后占用資源與時(shí)序分析

5 結(jié)束語(yǔ)

本文提出一種基于Simulink的DSP Builder高級(jí)模塊庫(kù)設(shè)計(jì)方法設(shè)計(jì)出數(shù)字下變頻系統(tǒng)，并且仿真與驗(yàn)證了設(shè)計(jì)的有效性與正確性。從模型的建立到FPGA 的實(shí)現(xiàn)都是在可視化的設(shè)計(jì)環(huán)境下進(jìn)行，使設(shè)計(jì)者可以避開(kāi)HDL 的復(fù)雜編程，將更多的時(shí)間和精力用在對(duì)系統(tǒng)的設(shè)計(jì)和優(yōu)化上，不但優(yōu)化設(shè)計(jì)資源，而且極大地提高設(shè)計(jì)效率，縮短了產(chǎn)品開(kāi)發(fā)面市的時(shí)間。

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