寬帶數字波形產生中的廣義多相濾波>

(中國電子科技集團公司第三十八研究所,安徽合肥230088)

0 引言

近年來,隨著雷達、通信與電子對抗技術的不斷更新,要求數字波形產生系統的帶寬不斷增加,這同時給數模變換器件(DAC)和數字信號處理器件帶來了巨大挑戰。隨著DAC技術的高速發展,數字信號處理器件對數字波形產生系統的帶寬的制約尤為明顯。多相濾波理論的提出有效緩解了數字信號處理器件對寬帶數字波形產生的制約,其濾波器位于內插器之前,即濾波是在提速之前進行的,大大降低了對信號處理器件運算速度的要求,提高了系統的實時處理能力[1-2]。多相濾波的本質是在進行數字濾波的同時實現了內插。

傳統多相濾波算法將濾波處理的速度降為輸出信號速度的1/I(I為多相合成的階數),并實現了I倍內插,即多相合成的階數與內插比是一致的[3]。在工程實踐中這只是一種特殊情形,一個經常遇到的情形是多相合成的階數與所需的內插比并不一致。筆者在研究傳統多相濾波算法的基礎上,試圖通過一種“廣義多相濾波”的概念,為這兩種情形找到一種統一的表述方式,使得多相濾波在實現K倍降速(K為多相合成的階數)的同時進行I倍內插(I為內插比,K=I或者K≠I)。

1 廣義多相濾波

不同于抽取系統所要求的對輸入數據進行多相分解[4],內插系統在使用多相濾波時,需要對原型濾波器系數進行多相分解后完成分支濾波,輸出多路并行數據,再進行多項合成[5],從而實現所需處理速度的上升,如圖1所示,虛線框內即為多相合成的過程。在寬帶數字波形產生的工程應用中,信號處理器件輸出的并行數據在進入DAC之前往往需要進行并串轉換,這一并串轉換過程正好實現了多相濾波所需的多相合成操作[6]。

多相合成的階數主要由兩個因素決定,一是數字信號處理器件的處理速度,二是實現多相合成的硬件結構。如某寬帶波形產生系統,需要通過數字上變頻和數模轉換產生中心頻率500MHz、帶寬400MHz的中頻信號,使用現場可編程門陣列(FPGA)作為數字信號處理器件,在FPGA中對要送給DAC的高速數字信號進行并串轉換。為了減少芯片輸出引腳數,DAC輸入的高速數據采用1∶2數據復用器(DEMUX)和DDR格式,而集成在該FPGA中的并串轉換器的轉換比只能是固定的4,6,8,10和14。故多項合成的階數為8,12,16,20,28這5種,這就是多相合成的階數受實際硬件結構影響的典型情形。

對于一個多速率信號處理系統,其內插比主要由轉換速率和信號帶寬決定,比如在上述數字波形產生系統,當轉換速率為2 000MHz時,內插比不能超過4,否則便不能滿足系統帶寬對輸入信號速率的需求。

針對這里遇到的多相合成的階數K與內插比I不一致的情形,為了實現對I倍內插數據的K階多相合成(I≤K,m=K/I為正整數),可以在傳統多相濾波的基礎上進行m-1倍“補相”操作,使其輸出為并行的K路數據。如圖2所示,圖中X′(n)為輸入數據,X″(n)為補相數據,X′(n)和X″(n)分別完成I倍內插濾波,生成時間交織(time-interleaved)信號,m路時間交織信號合成后輸出K路并行數據(K≥I)。

圖2 “補相”示意圖

相比于通常頻域上的濾波抽取分析,在時域上考察內插濾波過程則更為簡潔與直觀,如圖3所示。

圖3 內插濾波過程

設圖中FIR濾波器的單位脈沖響應為h(n),設定濾波器的階數為p×m×I-1,p為正整數,m為并行輸入路數,I為內插倍數,則

由內插原理可知,

聯立式(1)與式(2),可得傳統多項濾波器的I個輸出分支:

針對圖3中的m×I個輸出分支,將式(3)進一步展開,可得

由此得到內插濾波器的廣義多項濾波架構,如圖4所示。

圖4中共有m×I路(即為K項)輸出,每連續I路數據組成一個廣義多項濾波器分支,故有m路濾波器分支。每個分支濾波器的實現架構如圖5所示,基于傳統的多項濾波器架構,只是將數據輸入改為由寄存器組構成的數據矩陣。最后一路分支為輸入數據產生的多項濾波結果,其余m-1路分支即為補相數據產生的多項濾波結果。輸入支路與各補相支路擁有相同的多項濾波器組,但濾波器輸入數據依次存在單位時延。

圖4 內插濾波的廣義多項濾波架構

圖5 廣義多相濾波器分支

由此可得到廣義多相濾波的具體步驟如下:

1)將m路并行輸入數據進行m-1級單位延時,形成m組m路并行數據,作為分支濾波器的輸入;

2)選定內插低通原型濾波器的階數位p×m×I-1,以I為間隔對濾波器系數進行抽取重排,形成I組多項濾波器組,每組系數為p×m個;

3)對每個分支濾波器的m路并行數據寄存p-1級,形成m行×p列的數據矩陣,共p×m個有效數據;

4)對于每個分支濾波器,用3)中數據和2)中濾波器系數作卷積運算,形成I路分支濾波輸出;

5)基于m組分支濾波器,重復完成4)中運算,最后形成m×I路并行數據輸出。

2 基于廣義多相濾波的L波段數字波形產生

2.1 數字波形產生架構

以上文所述寬帶數字波形產生為例,通過光纖接收基帶數字信號,再經過廣義多項濾波和正交混頻生成中頻為500MHz、帶寬為400MHz的數字信號。選用具有混頻模式(Mix-Mode)的DAC芯片,DAC轉換速率為2 GS/s時,可直接生成中頻為1 500MHz、帶寬為400MHz的L波段中頻模擬信號,如圖6所示。

圖6 基于廣義多相濾波的數字波形產生架構

DAC采用某公司XXX9739芯片,最高轉換速率為2.5 GS/s,基帶或混頻模式可供選擇。該芯片輸入為兩路高速并行LVDS信號(內置1∶2數據復用器),以DDR模式傳輸。為了滿足高速源同步系統的應用需求,所用FPGA中集成了具有專用時鐘和邏輯性能的并串轉換器,當輸出數據采用DDR模式時,該并串轉換器的轉換比可以為4,6,8,10,14。考慮到后續處理資源的使用,選用的轉換比為4,此時并串轉換器的輸入為八路250 MS/s并行數字信號,輸出為兩路1 GS/s的并行數字信號。

由于轉換速率和信號中心頻率之間正好滿足最佳采樣率的要求,在進行數字混頻時可以避免乘法器的使用,直接與“1,0,-1,0”和“0,-1,0,1”相乘即完成數字混頻和正交變換。不難根據前述的并串轉換比推導出每一路250MHz信號的轉換規律,比如第一路應依次乘以“1,-1,1,-1,…”第二路為全0,以此類推。全0的無效數據使得廣義多項濾波器的一半濾波支路可被省去,大大節省了硬件資源。

在該數字波形產生中,信號帶寬達400MHz,為了保證一定的過采樣,基帶數據率選為500 MS/s。由于數字信號處理硬件的限制,無法直接工作在500MHz這樣高的運算速度上,只能采用并行降速的方法,將數據率降為兩路250 MS/s。傳統的多相濾波方法已無法直接使用,需要采用廣義多相濾波架構,進行m=2倍補相,內插因子I=4,多相合成因子m×I=8。廣義多相濾波共輸出八路250 MS/s信號,等效數據率為2 GS/s,與DAC接口速率相匹配。同時,廣義多相濾波還為實際應用提供了更多的選擇。比如,當帶寬更寬時,可以令m=8,I=1,即不對數據進行內插操作,但是同樣可以通過多相濾波降低處理速率,而當帶寬更窄時,可以令m=1,I=8,此時成了傳統的多相濾波,它是廣義多相濾波的一個特例。由此可見,設計者可以在廣義多相濾波概念的框架內靈活進行速度與面積的互換。

2.2 仿真驗證

為了對所述廣義多相濾波及數字波形產生進行驗證,使用 Matlab軟件產生測試數據,使用Verilog語言實現上述功能模塊,在目標芯片中進行布局布線,將產生的網表文件和測試數據一起導入Modelsim軟件進行仿真,并使用Matlab讀出仿真結果。

假定輸入基帶信號速率500 MS/s,帶寬400MHz,輸出數字中頻為500MHz,按上述架構實現數字波形產生系統,其中廣義多相濾波的階數為p×m×I-1=8×4×2-1=63階,輸出時域信號如圖7所示,圖7(a)為輸入數據的同相/正交分量,圖7(b)為補相數據的同相/正交分量。圖8為經過廣義多相濾波和上變頻后的時域波形和頻譜。

圖7 廣義多相濾波輸入信號時域波形

圖8 廣義多相濾波輸出信號時域波形和頻譜

2.3 硬件資源評估

上述廣義多相濾波(64階FIR濾波)的綜合結果在某FPGA芯片上進行布局布線,所需的資源如下:

Number of Slice Registers:3 968

Number of Slice LUTs:3 445

Number of DSP48E1s:128(即128個18×25乘法器)

這里重點關注的是乘法器資源的使用,64階FIR濾波器在進行m=2廣義多相濾波時,需要128個18×25乘法器。對于進行m=1的廣義多相濾波,即傳統多相濾波時,所需的乘法器資源為64個18×25乘法器。這說明廣義多相濾波對乘法器資源的需求正比于補相數m(m=K/I,即多相合成的階數和內插比之間的比例)。設計者可以靈活調節m值,按實際需求在速度與面積之間進行權衡。

3 結束語

本文所述廣義多相濾波解決了工程中常見的多相合成的階數與所需內插比不一致的問題,傳統多相濾波器可以看作廣義多相濾波在m=1時的一個特例。本文在廣義多相濾波的基礎上構建了一個寬帶數字波形產生系統,仿真驗證表明,該算法能夠滿足寬帶數字波形產生的使用要求,為工程實踐中的速度與面積互換原則提供了一種新的理解方式。廣義多相濾波通用性強,可用來構建寬帶數字波形產生系統中的各種內插濾波器。

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