相控陣雷達多通道數字收發電路的設計

(中國電子科技集團公司第三十八研究所,安徽合肥230088)

0 引言

當前相控陣雷達的收發分系統多采用全數字陣列的技術體制,收發分系統以數字陣列模塊(DAM)為核心,采用搭積木的方式構筑雷達的有源天線陣面,每個陣列單元均包含完整的數字化收發通道[1]。

收發分系統是一個多通道的數字化收發分系統。接收通道完成回波信號的接收、放大、變頻、濾波和數字化接收,形成數字基帶信號,從而由信號處理分系統實現接收DBF;發射通道完成雷達波形信號的DDS形成、變頻、濾波放大,經功放輸出送天饋分系統,其DDS波形形成技術能夠實現高精度相位控制,可以實現發射DBF[2]。

本文介紹了一種多通道數字收發電路的設計,從系統的工作原理、器件優選、電路設計以及指標測試等不同方面進行了闡述。

1 工作原理

全數字陣列體制的雷達采用搭積木的方式構筑雷達的有源天線陣面,根據應用需求可以選取任意數量的DAM進行系統組合,每個DAM內部通常由8路或16路收發通道組成。

單路收發通道分系統的工作原理如圖1所示。接收通道接收來自天饋系統的射頻回波信號,經限幅低噪放放大濾波后,再經模擬下變頻、濾波后形成中頻信號,經ADC數字化采樣形成數字基帶信號,通過光纖傳輸給信號處理分系統實現DBF接收;發射通道先經過FPGA控制的DDS形成雷達波形信號,經模擬上變頻、濾波放大,再經功率放大送天饋分系統,其數字化的DDS波形形成技術能夠實現高精度相位控制。

圖1 收發分系統工作原理

作為DAM內部的核心電路,多通道數字收發電路是數字、模擬電路混合設計,其設計的成功與否直接影響收發系統的技術指標[3]。本文以八通道設計為例,該電路的工作框圖如圖2所示。

圖2 八通道數字收發電路的工作框圖

八通道數字收發電路以FPGA為核心,控制其外圍的多通道ADC、DDS實現各獨立通道的信號發射與接收,通過收發開關的控制實現收發中頻端口的共用。DDS的發射波形控制和ADC的接收數據回傳均通過光模塊的光纖通信設計實現。時鐘電路分別為FPGA、ADC、DDS提供基準時鐘、采樣時鐘和工作時鐘。電路設計中還包括不同數量的輸入、輸出I/O接口信號。

2 器件選擇

正確選擇ADC和DDS器件是設計全數字陣列體制收發系統的重要一環,這將直接影響系統的工作頻率動態范圍、帶寬和總體成本[4]。

Nyquist采樣定理指出:當采樣頻率ωS＞2ωM(ωM為輸入信號的最高頻率)時,采樣后的信號能準確地確定原信號。

給定一個連續時間信號xc(t),采樣后的離散時間信號xs可表示為原信號與一個周期沖激信號p(t)的乘積,如式(1)所示,T為采樣周期。

經傅里葉變換,可得到

式中,ωs=2π/T為采樣頻率。設xc(t)為帶限信號,帶寬為ωN,當|ω|＞ωN時Xc(jω)=0,由式(2)可知xc(t)經采樣后的頻譜Xs(jω)就是將Xc(jω)在頻率軸上搬移到0,±ωs,±2ωs,…,±nωs處。因此,只有當ωS＞2ωN時,頻譜不會發生混疊[5]。

本系統要求中頻輸入信號小于100MHz,信號帶寬小于10MHz,根據上述分析,ADC的采樣時鐘不需要選擇較高。本電路選擇一款四通道14位ADC,最大采樣率125MHz,典型滿刻度輸入信號電平是2.0 VP-P(50Ω阻抗),可通過串行LVDS低電壓差分信號輸出接口與各種FPGA直接互連。該ADC的參數設置與正常工作均通過FPGA串行配置編程實現控制。

基于DDS的相位控制和波形產生是數字收發單元的關鍵技術之一,相控陣雷達的工作方式要求雷達信號具有多種波形形式,需要改變信號的頻率、脈寬、帶寬等參數,這就要求雷達的波形形成非常靈活,而DDS恰能滿足這一要求。DDS可以直接對產生的信號波形參數(如頻率、相位、幅度)中的一個、二個或三個同時進行直接調制。以調頻為例,對于一個DDS系統其輸出頻率為

式中,k為頻率控制字,fclock為DDS輸入時鐘頻率,n為相位累加器的位數[6]。

本系統設計采用一款四通道寬帶雷達信號源芯片,該DDS工作時鐘頻率為400MHz,輸出以fout中心頻率帶寬為10MHz的數字信號;其頻率控制碼為32 bit,相位控制碼為16 bit,理論上移相精度可達到:(360°/216)≈0.005°。

FPGA完成對其外圍電路的時序控制、數據采集、波形產生、光纖通信等功能。對FPGA使用資源的評估主要針對軟件算法中乘法器的使用情況,主要體現在數字接收通道所需要的數字下變頻、數字濾波器、DBF合成等乘法器資源。本設計選用的是Altera公司EP4SGX180系列芯片,該器件包含920個18 bit×18 bit乘法器、44對高速差分接口,最大支持6.5 Gbit/s的光模塊傳輸。

光模塊的選型需要根據單個DAM最高數據傳輸速率的要求,這取決于接收通道數量、傳輸基帶信號(I/Q)的瞬時帶寬,以及傳輸數據的位數。通常情況下對于大型全數字相控陣雷達,最高傳輸速率為6.5 Gbit/s的光模塊可以滿足大部分應用。

收發開關的選型應考慮收發隔離度足夠高,避免發射通道對接收通道的影響;收發開關的中頻(或射頻)信號1 d B壓縮點功率值(P-1dB)應較大于實際應用的最大功率值,避免因收發開關臨近飽和而出現信號高次交調。

3 電路設計

作為數模混合電路,多通道數字收發電路設計需要處理好數字電路對模擬電路的影響,如數字時鐘的豐富頻譜、開關電源的輻射泄漏對模擬電路的干擾、PCB布局、布線不合理導致數字信號對模擬信號的串擾等。在電路設計中應本著“重模擬、輕數字”的思想開展優化設計,可以有效加以控制。

(1)電源的設計

在原理圖設計階段應合理規劃電路所需的電源品種和應用劃分,合理的設計可以確保電源上的干擾較小,干凈的電源系統對模擬電路的技術指標意義重大。

數字收發板的電源按照數字地和模擬地劃分,針對ADC、DDS等模擬電路的電源設計應選用線性穩壓電源,而FPGA等數字電路的電源由于電源品種較多、電壓低、電流大,可采用效率較高的DC-DC開關電源。應優先考慮模擬系統電源設計,不應使用開關電源參與供電,可獨立應用線性電源實現模擬電源設計,避免開關電源的開關頻譜泄漏對模擬系統的污染。相同電源電壓、不同電源品種的應用,通常以磁珠、電容等實現電源的隔離與濾波。

(2)元器件布局

針對數?；旌想娐返腜CB設計,元器件的合理布局不僅有利于模擬電路與數字電路的劃分,還方便電路的內電層分割和信號走線,對于電路的抗干擾能力、實測指標等方面有重要影響。

元器件布局時需要考慮的因素有:電路結構設計要求、貼裝器件工藝生產要求、發熱器件的散熱、良好的接地、易損器材的更換維修等,重點應考慮有利于模擬電路與數字電路的劃分。

如圖3所示,電路板根據模擬地與數字地劃分為兩個區域,模擬電路相對集中放置在模擬地區域,數字電路對應數字地區域,兩者不能交叉重疊,圖中虛線為模擬系統與數字系統的分界線。對于ADC、DDS電路的模擬輸入、輸出端口,按照器件對應管腳方向放置于模擬區域,而與FPGA相連的數字信號端口對應于數字區域。

圖3 元器件布局示意圖

用于電源輸入或輸出的大容量極性電容則應放置在電源模塊的周邊,而直接給FPGA、ADC或DDS供電的容量較大的極性濾波電容應放置于該元器件的附近,起到供電“蓄水池”的功用。對于數量眾多的小容量濾波電容,布局時應盡可能放置在關鍵元器件的管腳上,這對于ADC模擬電路尤為重要,不合理的布局會嚴重影響模擬系統的實測指標。

模擬電路應遠離FPGA、DC-DC開關電源,模擬時鐘電路盡量靠近ADC、DDS放置,避免數字信號干擾模擬電路。在布局時應確保模擬中頻(或射頻)單端信號的連接路徑盡量短,轉換為差分信號以后則可以長線匹配傳輸。

(3)內電層設計

通常情況數字收發板的內電層設計多達十幾層,為了確保信號走線對地的直接回流,規劃內電層時應確保每個信號層都有對應的地層與之相鄰。模擬信號層可以設定為印制板的正、反兩面,相鄰的兩個內電層對應為模擬地層AGND。將干擾較嚴重的數字信號設定為信號內電層,再由不同的數字地層DGND隔離開并封閉于電路板內層,以防輻射泄漏到模擬系統。

被定義為電源和地的內電層,在進行分割劃分時需要按照圖3所示布局圖中的虛線進行統一整體分割。每個內電層都可嚴格劃分為模擬區域和數字區域,這樣可以實現模擬系統和數字系統在印制板每一層的水平方向上、層與層之間的垂直方向上都沒有重疊區域,實現兩者的完全隔離。

(4)PCB走線設計

印制板布線時需優先關注模擬信號,考慮模擬信號的工作頻率、阻抗匹配需求,模擬差分信號走線時應根據印制板材的介電常數、層間距、線徑、線距等參數調整為合適的匹配阻抗(通常為50 Ω);應盡量確保模擬信號在模擬區域走線、數字信號在數字區域走線,在走線設計中進一步確保兩個區域的隔離。

在內電層走信號線時應確保兩點之間的連線不要有過孔將連接信號轉入其他信號層,除非是起始和終點需要連接至元器件的管腳焊盤?？梢酝ㄟ^優化調整原理圖網表連接關系,使得同一層的信號線走相對平行線,如圖4所示。

圖4 信號內電層走線示意圖

由于沒有過孔將該電層的信號線竄入其他信號層,同時該信號層的相鄰兩層均為地層,可以將數字信號在傳輸過程中產生的干擾有效封閉在該層內部。

對于高速時序信號的走線需要走等長線,可以通過走線折疊彎曲的方式設計實現。為了實現信號線等長的精確控制,不同的高速電路芯片內部管芯到不同管腳的初始長度也不相同,需要將芯片的初始偏移量計算入實際走線總長度。

另外,為了盡量提高多通道數字收發電路的收發隔離度、通道間隔離度等指標,對關鍵模擬通道支路進行局部大面積覆銅、包地、打密孔等處理,做好對重要模擬信號的隔離和電路安全接地。

圖5 實物圖

4 指標測試

圖6所示為DDS輸出的中心頻率70MHz、信號帶寬10MHz的線性調頻信號頻譜圖,脈內信噪比實測結果高達80 dBc。

圖6 DDS輸出頻譜圖

圖7所示為該數字收發板在DAM中某接收通道的實測數據。

圖7 接收通道數據

經實測,接收瞬時動態大于55 dB,接收鏡像抑制和無雜散動態均在70 dBc以上;發射和接收通道的通道間隔離度均達到50 d Bc以上。

5 結束語

綜上所述,本文介紹的多通道數字收發電路從系統原理、器件選擇、電源和地的規劃以及PCB設計等各個環節充分考慮,本著“重模擬、輕數字”的設計理念,實現了相控陣雷達體制下全數字接收和發射技術,已成功應用于某大型相控陣雷達,并為其他不同型號產品所借用。

[1]胡明春,周志鵬,嚴偉.相控陣雷達收發組件技術[M].北京:國防工業出版社,2010:6-9.

[2]張光義,趙玉潔.相控陣雷達技術[M].北京:電子工業出版社,2006:301-313.

[3]弋穩.雷達接收機技術[M].北京:電子工業出版社,2005:77-82.

[4]姜宇柏,游思晴.軟件無線電原理與工程應用[M].北京:機械工業出版社,2007:13-19.

[5]張奕,譚劍美.DAM中多通道數字收發的設計與實現[J].雷達科學與技術,2012,10(3):320-323.

[6]張奕,余海龍,譚劍美.四通道高速數據采集系統設計[J].現代電子技術,2012,35(9):10-12.