雷達數字化收發系統芯片設計與實現?

(中國電子科技集團公司第三十八研究所,安徽合肥230088)

0 引言

數字陣列雷達是一種接收波束和發射波束都采用數字波束形成技術實現的有源相控陣雷達,由于數字陣列雷達具有瞬時動態大、波束掃描靈活、抗干擾能力強等特點,因此數字陣列雷達正成為未來有源相控陣雷達發展的重要方向之一[1-3]。數字陣列雷達的核心模塊是數字T/R組件,數字T/R組件是集數字波形產生、模擬變頻放大、大功率放大、低噪聲接收、模數轉換和數字解調等功能于一體的多功能模塊,實現雷達信號的接收和發射功能。數字T/R組件是組成數字陣列雷達的基本單元,通過將成千上萬個數字T/R組件進行集成設計構成數字陣列雷達的有源天線陣面,因而數字T/R組件的性能指標、成本、體積和重量將決定數字陣列雷達的使用價值和生存周期[4-5]。

隨著數字陣列雷達技術推廣應用到機載、艦載、球載和星載等平臺上。高集成、輕量化及低功耗的數字T/R組件設計是未來的發展趨勢,本文提出一種基于微系統封裝(SIP)技術的數字T/R組件設計和實現方法,即將微波收發芯片、變頻芯片和模數混合收發芯片一起集成在一個IC封裝內,形成一個微波數字混合的收發系統芯片,實現數字陣列雷達單元級數字接收和數字發射功能。采用該技術將極大地降低數字T/R組件的體積、重量和功耗,由于實現了芯片化,因此也可以提高批產一致性和可靠性。它能以極小的體積、功耗和成本來支撐大規模的應用,同時降低有效載荷體積重量,直接提高其生存能力。

1 系統組成

系統芯片由驅動功放MMIC、限幅器MMIC、射頻收發MMIC、中頻收發MMIC和模數混合芯片等組成,其組成框圖如圖1所示。

圖1 系統芯片組成框圖

在圖1所示的系統芯片組成框圖中,為了提高系統芯片的通用性,在方案設計時考慮將鏈路中的濾波器外置,同時為進一步提高系統芯片集成度,這里創新性地采用有源變頻方式實現收發鏈路的兩次上下變頻。射頻收發 MMIC(包含低噪放、收發開關和一中上下變頻)是基于Ga As工藝,對雷達回波信號進行低噪放和一中下變頻,對二中激勵信號進行一中上變頻;中頻收發MMIC(包含收發開關和二中上下變頻)是基于Si工藝,主要完成二中上下變頻功能;模數混合芯片(包含ADC、DAC、數字下變頻、數字波形產生、控制接口、RAM和ROM)是基于CMOS工藝,對中頻輸入信號進行數字接收,輸出數字基帶I/Q信號,同時根據信號帶寬和中頻要求,數字直接產生相應的LFM信號。

2 技術指標

系統芯片采用集成化、一體化設計方式,在單封裝芯片中實現雷達收發系統功能,其主要性能指標為:

工作頻率:S波段;

工作帶寬:300 MHz;

瞬時帶寬:5 MHz;

噪聲系數:≤2.5 dB;

動態范圍:≥60 d B;

輸出功率:≥20 d Bm;

帶內起伏:≤±1 dB;

輸出數據率:≥20 Mbit/s。

3 電路設計

3.1 寬帶低噪聲放大器設計

系統芯片工作頻段為S波段,相對帶寬約為30%,系統對低噪聲放大器噪聲系數要求低,增益起伏要求小,在設計中從以下幾方面進行了考慮:

(1)匹配電路設計

作為低噪聲電路,輸入電路的匹配效果直接影響整個電路的噪聲性能。為了電路噪聲性能及輸入駐波指標的均衡考慮,必須仔細選擇輸入匹配點。為了增加第一級FET的穩定性及取得噪聲與駐波指標,在源級增加了一個電感量較小的串聯負反饋,使FET的穩定性有了很大提高,簡化了匹配電路的復雜性。選擇寬帶內的一個工作點來設計匹配電路,在匹配電路拓撲的確定中還需充分考慮到電路的寬帶特性,力爭使整個網絡的Q值不超過1。第二級FET的作用主要是放大、寬帶匹配及輸出能力考慮,為了提高寬帶特性,該級反饋采用的是電阻并聯負反饋電路,可以提高第二級FET穩定性至完全穩定狀態。該級FET輸入輸出采用共扼匹配,保證了輸出駐波的良好特性。

(2)仿真設計

根據電路的拓撲結構將UMS的有源、無源模型放入原理圖中,仿真優化后達到的結果如圖2所示。可以看出噪聲系數指標略差,這是由于電感在該頻段的Q值略低,造成了物理損耗過大,在實際的應用中可以將FET的工作電流降低,達到降低噪聲系數的目的,這里可以近似得到電流降低后的仿真噪聲結果。寬帶放大器設計中難以達到的指標為寬帶增益起伏,選擇的設計目標為帶內起伏1 dB,根據經驗將工作頻率偏移6%～7%,帶寬也略放寬。從分析仿真的結果可以看出,很難達到帶寬與輸入/輸出駐波的完全滿足,只能在寬帶的帶內起伏與駐波之間找到一個均衡點,使其基本能夠滿足系統對該部分電路的要求。采用的關鍵技術主要是用串聯及并聯負反饋技術來擴展頻帶,第一級采用串聯負反饋技術,第二級采用串聯+并聯負反饋技術,從仿真的結果看完全達到了設計要求。

圖2 電感模型比較

(3)模型庫的修正

在UMS的元件模型中,并不是所有的模型都能夠滿足電路的需求,為滿足電路拓撲,用ADS的MOMENT設計工具自制了一個電感,將MOMENT的仿真結果作為黑匣子放入電路中,得到了完整電路的仿真結果。同時將MOMENT的仿真結果與ADS的模型結果相比較,可以看出在該頻段ADS的模型是比較準確的。

(4)版圖設計

MMIC設計中一個重要的環節是版圖設計,不僅要保證Layout的圖形能夠達到原理圖的仿真結果,而且要有效利用Ga As材料的有效面積。完全利用UMS現有的模型Layout不可能有效利用面積,所以對于對電路性能影響不大的旁路電容可以依據Designer Ruler畫出。芯片版圖設計時,要嚴格按照FOUDRY廠家工藝規范和要求設計。寬帶低噪聲放大器電原理圖和版圖如圖3所示。

圖3 寬帶低噪聲放大器電原理圖和版圖

3.2 寬帶有源混頻器設計

系統芯片接收采用的是超外差工作方式,前端的混頻器工作頻帶與低噪聲放大器相同,也面臨著寬帶與高技術指標的問題。設計中采用在本振端增加有源FET來提高整個頻帶內RF端口與LO端口的隔離度,這樣帶來的缺陷就是增加了芯片的面積及功耗;同時在RF端與LO端增加諧振回路,提高整個頻帶內的駐波技術指標。

在有源混頻放大器電路設計中,變頻部分選用了Gilbert雙平衡結構,混頻電路原理圖如圖4所示。

圖4 混頻器的結構

本振信號Vo(t)=Vocosωo(t)首先加到FET1的柵極,并加在差分對FET2和FET3的柵極。射頻信號VS(t)=VScosωS(t)加在恒流FET4的柵極,使總電流隨ωS周期性的變化。因此,差分對管可以看成一個參數(跨導)變化的線性電路。經過非線性變換,差分對管的輸出分別加在FET5的柵極和源級,信號在FET5的漏級反向疊加,濾除其他頻率分量,輸出差頻(中頻)信號。因此,差分對管混頻器在管子完全相同、輸入信號完全對稱的情況下,輸出端主要是差頻ωO-ωS項,不包括射頻頻率ωS及其諧波,不包括本振頻率ωO的偶次諧波,也不包括本振的偶次方與射頻的相乘項所引起的組合頻率。所以,差分對混頻器大大減少了組合頻率干擾,提高了隔離度。在芯片版圖設計時,充分考慮微波的傳輸特性,分布參數影響和實際使用的情況。主要措施為:在不同線寬的微帶線連接時,加入漸進線模型,以減小信號反射;通過合理安排器件的位置,以減小分布參數影響,提高設計效率;在設計中加入鍵合金絲和焊盤的模型,更準確地仿真實際情況。圖5為寬帶混頻器芯片實物圖,其主要指標為:增益大于15 d B,噪聲系數小于10 dB,本振與中頻隔離度大于30 dB。

圖5 寬帶有源混頻器芯片實物圖

3.3 模數混合芯片設計

在系統芯片中,模數混合芯片主要完成兩個功能:對中頻回波信號進行模數轉換、I/Q數字變換和頻譜搬移,輸出基帶I/Q信號;根據載頻、帶寬和時寬要求產生相應數字LFM或NLFM信號后進行數模轉換,輸出中頻激勵信號,其功能框圖如圖6所示。

根據Foundry工藝分類,模數混合芯片由5個功能模塊電路組成:模數轉換(A/D)、數模轉換(D/A)、數字下變頻(DDC)、數字波形產生(DDS)和控制接口,整個模數混合芯片采用0.18μm CMOS工藝進行設計。

圖6 模數混合芯片功能框圖

模數混合SOC芯片中的模擬電路部分包括數字下變頻器(DDC)前端的AD轉換器,以及直接數字頻率合成器(DDS)輸出后端的DA轉換器兩部分,這兩部分采用現有的IP核。

數字下變頻器DDC的主要目的是實現中頻信號到正交基帶信號的變換。數字下變頻器的實現結構采用傳統的、類似現有ASIC芯片普遍采用的結構:NCO+數字混頻+CIC濾波器/HB濾波器+FIR濾波器結構。

直接數字合成器DDS是從相位的概念出發直接合成所需波形的一種新的頻率合成技術,它在相對帶寬、頻率轉換時間、相位連續性、正交輸出、高的頻率分辨率以及集成化方面都遠遠超過傳統的頻率合成技術。

控制接口單元負責DDC和DDS模塊的參數配置。由于DDC和DDS分屬于兩個獨立的時鐘域,因此使用了兩片1 024×16 bit的雙口SDRAM,用地址線的第一位作為片選信號。該控制接口具有參數回讀功能,可將SDRAM中的參數讀出到輸入輸出復用的數據線上。

版圖設計:高頻數字部分與模擬部分分開布局、高頻數字部分屏蔽、模擬與數字部分電源和地分開布線設計,同時進行閉鎖設計和抗電應力可靠性設計。芯片封裝形式為LQFP128,其總體版圖及pin腳如圖7所示,裸芯片尺寸4 mm×3 mm。

3.4 一體化封裝殼體設計

系統芯片采用多層板結構,將芯片和器件裝到多層基板上并用金絲進行互連,在陶瓷板底部做CBGA焊球,并在陶瓷板上作金屬外框一體化封裝。雷達收發系統芯片如圖8所示。

圖7 模數混合芯片版圖和引腳定義

圖8 系統芯片一體化封裝殼體實物

為了避免封裝殼體產生腔體效應引起電路自激,保證微波電路穩定工作,利用電磁場分析軟件HFSS對管殼進行了模擬和分析,使得金屬盒體的自諧振頻率與工作頻率距離甚遠,仿真結果如圖9所示。

圖9 一體化封裝管殼自諧振頻率

系統芯片采用一體化封裝設計,I/O的引出端采用CBGA焊球,CBGA具有共面性好、阻抗匹配好、互連密度高及氣密性好等優點[6-7],其組成如圖10所示,包括LTCC基板(系統芯片襯底)、CBGA球形引出端、封裝外殼腔壁和金屬蓋板等。

LTCC基板制造時,將電學I/O端就近通過金屬化孔從基板底面以標準節距呈矩陣排列的外引線金屬化焊盤引出,在基板的頂面網印制作出金屬封裝腔壁的金屬化焊區。通過釬焊(Brazing)工藝,用合金材料在基板底面的中I/O端子焊盤內焊接上或制作出焊球凸點,形成標準CBGA端子,在基板頂面的焊區中焊接上柯伐封裝腔體側壁。

系統芯片的封裝使用頻率為S波段,封裝管殼的電設計(如阻抗設計等)是決定系統性能的關鍵。

圖10 一體化封裝管殼結構示意圖

從焊球到芯片焊點的整個信號通道中,CBGA焊球垂直過渡結構的傳輸損耗將直接決定雷達收發系統芯片封裝的微波性能。對于襯底傳輸損耗控制技術主要指微波傳輸線理論模型設計、仿真和優化技術。

系統芯片的封裝管殼引腳建模重點考慮封裝襯底的微波互連傳輸結構建模。CBGA封裝襯底微波互連傳輸結構模型為“微帶線→傳輸通孔→BGA焊球→微帶線”所構成的三維垂直互連傳輸模型。由于互連結構復雜,會用到較多通孔,這是建模的一項重要工作,尤其受工藝標準限制時,在高頻段往往因為通孔不合適和焊球尺寸不合適而造成整個系統芯片性能的惡化。因此需要建立通孔模型來保證各裸芯片的微波互連。

焊球、過孔及其環狀焊盤的大小根據需要進行設計,通過仿真優化,使得通孔的大小及進行表面匹配阻抗后其在相當寬的頻率范圍內傳輸損耗及回波損耗最小。利用Ansoft公司的高頻電磁場仿真軟件HFSS對LTCC上的“微帶—VIA”垂直過渡進行建模并改進。在表層微帶過渡點附近作射頻接地并加入同軸補償,模型和仿真結果如圖11和圖12所示。

通過對“微帶—BGA焊球—VIA—微帶”垂直過渡的建模仿真和優化,可以得到垂直過渡結構的各項尺寸,從而在所需頻段之內,采用BGA封裝可以獲得較好的微波信號傳輸特性和駐波特性。

圖11 BGA封裝引腳過渡模型

圖12 引腳過渡傳輸特性與駐波特性仿真圖

4 測試結果

雷達數字化收發系統芯片通過方案論證后,完成設計投產,調試后裝配到某S波段數字陣列模塊中,隨數字陣列模塊一起完成聯試和環境實驗,并通過專家組的測試驗收。經測試,雷達數字化收發系統芯片達到設計要求,部分測試結果如圖13所示。

圖13 系統芯片部分測試結果圖

5 結束語

本文提出了一種雷達數字化收發系統芯片設計和實現方法,即在單基板和單封裝中,將具有自主知識產權的微波、數字芯片混合集成設計,形成了一種小型化、集成化、一致性好的雷達專用收發系統芯片。測試結果滿足設計要求。該系統芯片應用在某數字陣列雷達試驗系統中,極大地簡化了雷達系統的工程設計復雜度,達到了滿意效果。

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