應用于中高速SAR ADC的低功耗少開關開關方法

王浩，謝文明，蔡思靜，鄭少鋒

(福建工程學院 信息科學與工程學院，福建 福州 350118)

應用于中高速SAR ADC的低功耗少開關開關方法

王浩，謝文明，蔡思靜，鄭少鋒

(福建工程學院 信息科學與工程學院，福建 福州 350118)

提出一種應用于中高速逐次逼近型模數轉換器(successive approximation register analog-to-digital converter，SAR ADC)的低功耗開關方法，該開關方法不需要額外的基準產生電路，并且需要的開關數量最少。使用重置序列(0 1…1)而不是(1 1…1)可以使得第2個位轉換周期消耗的開關能量為0。為了進一步降低功耗，參考電容C使用C/2(兩個C串聯)并聯來實現，這樣所需要的C的數量又減少了將近一半，開關功耗又減少了一半。在同樣的開關數量下，提出的開關方法消耗開關能量和需要的電容面積最小。

低功耗； 少開關； 開關方法； SAR ADC

采樣速率在幾MS/s～幾十MS/s，精度在8位～10位的高能效ADC在數據通信、成像技術和視頻系統中需求量很大。SAR ADC沒有預放大器，不會消耗靜態能量，可以很容易達到軌到軌的信號擺幅。這意味著，很小的采樣電容就可以產生很高的信噪比(signal-noise ratio，SNR)。隨著CMOS工藝的不斷改進，SAR ADC的轉換速度和功耗越來越小。所以，在幾十MS/s應用場合，SAR ADC得到了廣泛應用。

在SAR ADC中，功耗主要來源于3個方面：比較器、SAR控制邏輯電路和數模轉換器(digital-to-analog converter，DAC)電容網絡。隨著工藝的改進和電源電壓的降低，SAR控制邏輯電路的功耗不斷降低；比較器一般采用動態比較器，因為它不消耗靜態能量，并且它的功耗與采樣頻率成正比。因此，SAR ADC的主要功耗來源于DAC電容網絡。近年來，人們提出一些DAC電容網絡的高能效開關方法[1-6]。和傳統結構SAR ADC開關方法相比，單調結構開關方法[1]、基于VCM的開關方法[2]、三電平結構開關方法[3]、電荷均值結構開關方法[4]、Sanyal & Sun三電平結構方法[5]和混合三電平結構開關方法[6]開關能量分別減少81.2%，87.52%，96.89%，93.50%，98.43%和98.83%。其中，三電平結構開關方法[3]、Sanyal & Sun三電平結構開關方法[5]和混合三電平結構開關方法[6]需要3個參考電平。但是3個電平就需要基準產生電路，需要消耗大量的能量，因為基準產生電路的輸出電阻要求必須很小[2]。與基準產生電路相比，開關方法消耗的能量只是很小部分，尤其在高速情況下[7]。并且3個參考電平需要更多的開關進行控制，這會導致控制電路更復雜。單調結構開關方法[1]和電荷均值結構開關方法[4]不需要第3個參考電平，但是所消耗的開關能量很大，主要是因為單調結構開關方法只有第1位轉換不消耗能量，并且參考電容并沒有得到充分利用；電荷均值結構開關方法需要更多的開關和傳輸門，這導致更復雜的數字控制電路。本文提出了一種高能效、少開關的開關方法，并且該開關方法只需要兩個參考電壓VREF和地。

1 低功耗、少開關的開關方法

3位兩電平高能效結構開關方法如圖1所示。在采樣階段，和單調結構開關方法[1]一樣，采用上極板采樣，但是最大電容下極板重置到地，其余電容的下極板重置到VREF。緊接著，采樣開關打開，進行第1次比較，得到了最高有效位(most significant bit，MSB)，并沒有消耗任何開關能量。接下來，根據MSB，輸入電壓小的一端DAC電容網絡中的最大電容從地切換到VREF，但是該周期并沒有消耗開關能量。通過第2次比較，得到了次高有效位MSB-1。其余數字碼的產生過程和單調結構開關方法一樣，比較器輸入電壓較大的一端對應的電容參考電壓從VREF切換到地，其余電容保持不變，直到獲得最低有效位(least significant bit，LSB)。

圖1 3位開關方法Fig.1 The proposed 3-bit switching scheme

該方法前兩位轉換周期消耗的能量為0，并且參考電容C變為兩個C/2(兩個C串聯)并聯來實現。與單調結構開關方法相比，該方法需要的開關能量和C的數量大幅度減少。本文提出的開關方法和單調開關方法需要的開關數量一樣少，這導致數字控制電路簡單、容易實現。

圖2 開關方法逐次逼近波形 Fig.2 Successive approximation waveform of the proposed switching scheme

2 開關能耗分析

圖3 MSB-1轉換周期能量消耗Fig.3 Switching energy consumption during MSB-1 bit cycle

為了進一步減小開關能量，參考電容C需要充分利用。把C拆分成兩個C/2并聯，而每一個C/2由兩個C串聯組成見圖4。

圖4 C拆分等效電路Fig.4 Component equivalent circuit of C

假設每一個數字輸出碼等概率出現，對于N位SAR ADC來講，開關方法消耗的平均開關能量可以表示為

對于10位SAR ADC來講，該開關方法消耗64 CVREF2，而傳統結構開關方法需要消耗平均開關能量1 363.3 CVREF2，相對而言，筆者提出的開關方法減少了95.31%。而單調結構開關方法[1]和電荷均值結構開關方法[4]消耗開關能量分別減少了81.26%和93.5%。圖5表示不同結構開關方法所消耗的開關能量和數字輸出碼之間的關系。很明顯，本文提出的開關方法在不需要基準產生電路的開關方法中消耗平均能量最少的。

圖5 不同結構開關方法消耗開關能量Fig.5 Switching energy consumption among different schemes

本文提出的開關方法和文獻[1,4]的性能，包括開關能量、C的數量和開關數量，進行比較(見表1)。與單調結構相比，在同樣開關數量的條件下，開關能量和電容面積分別減少了74.95%和49.41%，都是最少的。

表1 不同兩電平結構開關方法性能比較Tab.1 Comparison of switch performances between two-level switch schemes

3 線性分析

根據公式(1)，為了得到更低的開關能量，C的值應該盡可能地小。實際上，C的大小主要由熱噪聲和電容失配決定。對于二進制權重的DAC網絡來講，主要由失配決定。為了分析DAC電容網絡的靜態特性，每一個電容都建模成均值和誤差之和：

其中，Cu為C的均值，δi為Ci的誤差。為了簡化，把兩個C串聯等效于C/2。

考慮到電容的誤差是獨立同分布的高斯變量，它的方差為

其中σu為C的誤差。

假設DAC電容網絡沒有初始電荷，則SARADC的線性由DAC輸出電壓決定。DAC的模擬輸出電壓可以表示為

VDAC(y)=(VINP-VINN)-

VDAC,err(y)=VDAC(y)-VDAC,ideal(y)=

其中，VDAC,ideal(y)為y對應的DAC輸出電壓均值。

忽略增益誤差，微分非線性(differentialnonlinearity，DNL)定義為相鄰兩次DAC輸出電壓誤差的差值，可以表示為

VDNL(y)=VDAC,err(y)-VDAC,err(y-1).

VDNL最大值的標準差可以表示為

同樣的方法分析單調結構開關方法的SAR ADC的非線性，得到其DNL最大值的標準差與方程(2)相同，由此可知，減小開關能量并沒有增加對電容匹配度的要求。

4 結論

本文提出了一種低功耗少開關的開關方法。與單調結構開關方法相比，在沒有增加開關數量的條件下，開關功耗和所需要的單位電容數量分別減少了74.95%和49.41%，但是對電容的匹配要求沒有增加。因此，本文提出的開關方法功耗低，并且需要的C和開關數量少，適合中高速SAR ADC的應用。

[1]Liu C C, Chang S J, Huang G Y, et al. A 10-bit 50-MS/s SAR ADC with a monotonic capacitor switching procedure[J]. IEEE Journal of Solid-State Circuits,2010,45(4):731-740.

[2]Zhu Y, Chan C H, Chio U, et al. A 10-bit 100-MS/s reference-free SAR ADC in 90 nm CMOS[J]. IEEE Journal of Solid-State Circuits,2010,45(6):1111-1121.

[3]Yuan C, Lam Y. Low-energy and area-efficient tri-level switching scheme for SAR ADC[J]. Electronics Letters,2012,48(9):482-483.

[4]Liou C Y, Hsieh C C. A 2.4-to-5.2 fJ/conversion-step 10b 0.5-to-4MS/s SAR ADC with charge-average switching DAC in 90nm CMOS[C]// IEEE International Solid-State Circuits Conference Digest of Technical Papers(ISSCC),2013:280-281.

[5]Sanyal A, Sun N. SAR ADC architecture with 98% reduction in switching energy over conventional scheme[J]. Electronics Letters,2013,49(4):248-250.

[6]Xie L, Wen G, Liu J, et al. Energy-efficient hybrid capacitor switching scheme for SAR ADC[J]. Electronics Letters,2014,50(1):22-23.

[7]Cao Z, Yan S, Li Y. A 32 mW 1.25 GS/s 6b 2b/Step SAR ADC in 0.13μm CMOS[J]. IEEE Journal of Solid-State Circuits,2009,44(3):862-873.

(特約編輯：黃家瑜)

Low-power consumption switching scheme with reduced switches for medium-or high-speed SAR ADCs

Wang Hao, Xie Wenming, Cai Sijing, Zheng Shaofeng

(College of Information Science and Engineering, Fujian University of Technology, Fuzhou 350118，China)

A low-power switching scheme for medium-or high-speed successive approximation register analog-to-digital converter(SAR ADCs)was proposed, which requires the fewest switches but does not need extra reference generation circuit. By resetting series (0 1…1) rather than (1 1…1), no switching energy was consumed during the second bit cycle. To further reduce the switching energy, C was realized by two C/2 in parallel where C/2 is two Cs in series. The required number of C and the switching energy were nearly reduced by half. The results indicate that the proposed switching method is the most energy-efficient and area-efficient with the fewest switches.

low-power；reduced switch；switching scheme；successive approximation register analog-to-digital converter(SAR ADCs)

2016-09-07

福建工程學院科研啟動基金(GY-Z160057)；福建省教育廳資助項目(JAT160332，JAT160314，JA06031)

王浩(1987- )，男，山東滕州人，講師，博士，研究方向：模擬及混合信號集成電路設計。

10.3969/j.issn.1672-4348.2016.06.016

TN43

A

1672-4348(2016)06-0593-04