基于SERDES的同步光纖環網設計與實現

趙曉宇，江可揚

（武漢船用電力裝置研究所，武漢 430064）

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基于SERDES的同步光纖環網設計與實現

趙曉宇，江可揚

（武漢船用電力裝置研究所，武漢 430064）

摘要：本文介紹了一種基于SERDES的同步光纖環網的設計以及實現方法，其實現方法簡單，同步效果好。通過采用FPGA中的SERDES收發器可使得信息傳輸速度達到1.25 Gbps，并通過鏈路協議有效的控制了信息在每個節點的傳輸延時，使得網絡傳輸周期大大的減小，從而實現對高頻率控制的支持。本文的通信協議還實現了信號采集的同步，從而提高控制精度。最終通過在硬件系統上的實驗，驗證了設計的正確性和可靠性。

關鍵字：SERDEFPGA實現同步光纖環網信號同步采集實時通信Verilog編程

0　引言

近年來隨著經濟的發展，電力的應用領域越來越廣泛，對電力變換的需求也大幅提高，對大功率變換器的需求也越來越高。由于受限于器件的功率水平，目前大功率變換器大多采用功率模塊級聯或變流器并聯的方式實現，而這都對控制器造成更多的外部接口要求、更大的數據傳輸量、更快的運算能力等。

為解決復雜系統所面臨的這些問題，美國海軍部于1995年提出了PEBB標準電力電子模塊的概念，以求能夠對這些問題提供一種解決方案。這種設計思想自其提出便受到了廣泛的關注，許多科研機構開始對大功率電力電子系統的分布式控制、模塊化設計以及相關通信方案進行了大量的研究，并提供了一些解決方案［5］。光纖環網便是其中一種可靠的解決方案。

由于環形結構每通過一個節點都會造成延時，且會隨著節點數增加而逐漸積累，所以要采用環形拓撲就必須解決環形通信的同步性問題。目前在工業以太網中，基本都采用1588協議來實現各個節點的同步，但1588協議實現復雜，編程難度很大。在眾多的工業以太網解決方案中比較有特點的是EtherCAT，其所采用的FMMU技術使得串行數據以數據列車的形式在環網中傳輸［4］，在各節點實現邊收邊發，同時將要上傳的數據裝入數據列車中。因此大大的減少了傳輸延時，實現了較高的同步精度，但其技術細節并未對外披露。

目前國內也在這方面有了一定的研究如文獻［2］和［3］所提出的軟件可控的環形高速光纖網絡拓撲的控制結構，以及論文［1］所提出的智能的改進的FDDI標準的通訊網絡拓撲。

本文光纖環網中存在的節點延時、節點間同步、節點間采樣同步、傳輸協議等問題進行了進一步的研究。提出了一種簡單的基于SERDES的同步光纖環網實現方法提高了通信速率、降低了節點延時，并得到了更好的同步性能。并通過實驗驗證了其正確性。

1　SERDES協議原理

SREDES是SERializer和DESerializer的英文縮寫，即串行收發器。它主要有接收單元和發送單元兩部分組成，能夠支持數G甚至幾十G的傳輸速率，具體根據不同的器件而不同，且不同器件的實現機理也不盡相同。本文就以Altra的Stratix GX芯片內部收發器為例進行分析。其收發器結構如圖1所述。

收發器發送部分主要是將要發送的并行數據轉化為串行數據并對外發送。為保證數據能夠在接收端正確的恢復，在發送端還對數據進行了一定的處理如：加入校驗信息、進行8B10B編碼、設置FIFO緩沖器等。

收發器的接收部分負責將發送來的串行數據進行恢復，并將串行數據轉換為并行數據。接收端要實現數據的正確解析是有難度的，由于數據在高速傳輸時會產生嚴重偏移和抖動，在接收端很難進行捕捉和識別，特別對于這種跨時鐘域的異步傳輸。所以在SERDES的接收端有特殊的機制來保證數據的可靠恢復。

其數據恢復原理如圖2和圖3所示。

圖1　SERDES收發器原理圖

圖2　數據恢復時鐘產生電路

接收端的PLL通過如圖2所示的電路產生依次相差45°的8個時鐘，然后分別用這些時鐘對輸入的串行數據進行采樣，根據采樣結果從8個時鐘中選取最優采樣時鐘，然后依據這個最優時鐘進行串行數據的恢復。

2　同步光纖環形實現原理

同步光纖環網中節點間的同步是整個拓撲結構的關鍵，本節就從數據同步和采樣同步兩個方面對其原理進行研究。

圖3　最優時鐘選擇原理

2.1節點間同步原理

主節點將數據和指令封裝后，向下傳輸依次通過各個節點，各個節點取下自己對應的數據并將狀態數據插入到幀的尾部，最后返回主節點，主節點根據返回的狀態來判斷各個節點是否正確接收到了數據。本文采用的環形拓撲結構如圖4所示。

在數據傳輸環節延時主要由節點延時tnode和傳輸線延時tline，其中tnode為固定延時與傳輸協議和器件有關；tline為可變延時與光纖長度相關，一般為3～5 ns/m。本文中忽略tline造成的影響，以等長應用為背景進行分析。所以單個節點造成的延時tdelay可表示為：

所以對于有n個節點的系統，第m個節點所需補償的延時tcomp為：

補償延時由同步控制模塊來實現。

圖5　節點內部傳輸控制功能圖

2.2數據同步過程

數據流向控制：接收端收到數據首先解析幀頭來定位自己的數據段，并根據數據校驗結果修改幀頭。接收判斷邏輯用于控制數據流向，若為本單元的數據則將其存儲至數據同步模塊，若不是則向下轉發，若為上傳字節段則將發送數據緩沖區的數據接至發送端。

同步控制：當接收數據緩沖區完成接收后，便啟動同步控制模塊工作，同步控制模塊根據公式（2）的延時后觸發數據更新，并同時啟動采樣，從而實現數據傳輸和采樣的同步。

3　光纖環網同步協議實現

本文中光纖環網的同步控制采用FPGA芯片來實現，收發器采用FPGA內部標準的SEDRES內核來實現，其它控制協議采用Verilog語言編程實現。

協議實現過程為，主節點開機發送初始化幀，確定各節點位置，同時各節點上傳各自的ID信息供主節點識別設備。接著主節點發送延時測量幀和延時設定幀，完成各節點的同步設定工作。接著進入工作狀態發送正常的工作幀。其協議格式如圖6所示，虛線部分為各節點插入數據。

協議幀配合圖5所示的各功能單元來實現節點延時測量、節點延時控制、上傳數據的插入隊列、節點數據接收、非節點數據的轉發等控制，最終實現環形內各節點數據接收和采樣的同步。

圖6　協議幀格式

4　仿真及試驗結果分析

試驗硬件平臺如圖7所示，包括一個主節點和兩個從節點。

圖7　光纖環網硬件測試平臺

圖8是節點間同步性測試波形，當從節點完成一次接收后便控制FPGA的IO引腳翻轉波形，從而輸出一個方波，從實驗中可看出其同步精度達到25 ns。

圖8　節點同步性測試

從試驗結果可以看出，節點間達到了很高的同步性，從而驗證了原理的可行性和正確性。對于實際應用有較強的指導意義。

參考文獻：

［1］杭麗君，胡海兵，呂征宇，等.基于電力電子標準模

塊的高速智能通訊網絡拓撲［J］.中國電機工程學報，2006，26（20）：50-56.

［2］孫馳，張成，艾勝.一種實用的大容量電力電子系統高速光纖環網拓撲及其協議［J］.中國電機工程學報，2012，（15）：63-73.

［3］張成.大容量電力電子分布式控制系統關鍵技術研究［D］.華中科技大學，2014.

［4］Orfanus D，Indergaard R，Prytz G，et al.EtherCAT-based platform for distributed control in high-performance industrial applications［C］//Emerging Technologies & Factory Automation （ETFA），2013 IEEE 18th Conference on.IEEE，2013：1-8.

［5］錢照明，張軍明，謝小高，等.電力電子系統集成研究進展與現狀［J］.電工技術學報，2006，21（3）：1-14.

Design and Realization of SERDES-based Synchronous Ring Fiber Net

Zhao Xiaoyu，Jiang Keyang
（Wuhan Institute of Marine Electric Propulsion，Wuhan 430064，China）

Abstract:This paper introduces a design and realization method for synchronous ring fiber net with SERDES，which very easy to realize and can reach very high synchronization.By using the SERDES core in FPGA，the communication speed can reach as fast as 1.25Gbps，and the delay caused by each node in the ring can be significantly reduced by link protocol，which make the cycle time very short and can support high speed control.Also the paper brings up a synchronous signal acquisition method，which is very helpful in improving control accuracy.Finally，it gives the test results on hardware platform，which verify the correction and reliability of the design.

Keywords:SERDES； FPGA implementation； synchronous ring fiber net； synchronous signal acquisition； Real-time communication； Verilog programming

中圖分類號：TP791

文獻標識碼：A

文章編號：1003-4862（2016）06-0006-03

收稿日期：2015-12-23

作者簡介：趙曉宇（1987-），男，工程師。研究方向：電力電子與電力傳動。