高速偽隨機碼調制激光測距雷達電子學系統設計

徐恒，劉金濤，賀巖

（1.中國海洋大學 山東 青島　266100；2.中國科學院上海光學精密機械研究所 上海　201800）

高速偽隨機碼調制激光測距雷達電子學系統設計

徐恒1，劉金濤1，賀巖2

（1.中國海洋大學 山東 青島266100；2.中國科學院上海光學精密機械研究所 上海201800）

針對采用光子計數的高速偽隨機碼激光測距，開發了基于高性能FPGA的電子學系統。該系統將偽隨機碼調制信號發送、碼元數據接收、累加運算、互相關運算、距離信息提取及網絡通信等功能集成在單個Altera公司的Stratix IV系列FPGA芯片中。系統中采用10階M序列偽隨機碼，偽隨機碼發送和接收速率為1 GHz，周期為10 kHz。接收的碼元經過10次累加和閾值比較后，利用1 024個并行的同或邏輯實現互相關運算。互相關運算和距離信息提取的重復頻率為1 kHz。理想條件下的測試結果表明，系統達到了設計要求。

激光測距雷達；偽隨機碼調制；光子計數；FPGA

偽隨機碼激光測距對激光峰值功率的要求低，在遠距離測量時無需大功率脈沖激光器，可以大大降低整個系統的技術難度，并且系統的體積、功耗、穩定性等也可優化[1]。因此偽隨機碼激光測距有廣泛的應用前景[2-5]。

常規的偽隨機碼激光測距系統因為激光功率低，所以探測距離有限。與本論文相關的偽隨機碼激光測距雷達，為了增加探測距離，首先采用光放大器提高激光發射功率；其次，采用單光子探測器和光子計數技術提高信號探測能力。

經過光放大的偽隨機碼調制激光脈沖由發射望遠鏡輸出。目標的反射信號由接收望遠鏡接收，通過單光子探測器將光信號轉化為電脈沖信號輸出，再由光子計數器中脈沖幅度甄別電路對電脈沖進行判決，高于閾值的為碼元1，低于閾值的為碼元0。甄別后的碼元序列與原始偽隨機碼序列做互相關運算，根據相關峰值位置可提取目標的距離信息[6]。

根據偽隨機碼測距原理，高調制速率可提高距離分辨率，從而提高測距精度；同時，由于調制速率的提高，偽隨機碼序列發送時間得到壓縮，可有效提高測距的重復頻率，進而實現高空間分辨率的激光測距測繪[7]。

針對上述應用，開發了相應的電子學系統，該系統以高性能的FPGA（現場可編程邏輯陣列）為核心，采用1 GHz偽隨機碼調制速率和10 kHz的測量頻率，測量結果進行10次累加，最終以1 kHz頻率輸出距離結果。本文將從系統的組成和參數設計等方面進行詳細論述，并給出系統的有效性測試結果。

1　硬件總體設計

偽隨機碼測距激光雷達電子學系統采用以高性能FPGA為核心的設計。系統主要完成兩個功能：一是輸出高速偽隨機碼LVDS信號，作為激光調制信號；二是甄別單光子探測器的輸出信號，并轉換成LVDS碼元輸入到FPGA中進行運算處理。

本文設計中，FPGA選用Altera公司的Stratix IV系列芯片。Stratix IV芯片內部有充足的存儲單元和乘加運算單元，可以滿足數據緩存和處理的需要。同時Stratix IV芯片的管腳支持1.6 GHz的LVDS邏輯，滿足1 GHz偽隨機碼調制速率的要求。

Stratix IV芯片輸出的偽隨機碼LVDS信號直接驅動激光調制器。 高速比較器選用 Analog Devices公司的ADCMP605芯片，其輸入帶寬為500 MHz，單端信號輸入，LVDS電平輸出。測距測量結果通過百兆以太網傳輸到上位計算機。Stratix IV芯片外接的并行Flash作為程序存儲器，外接的靜態RAM作為TCP/IP協議的數據緩沖區。

圖1　偽隨機碼測距激光雷達電子學系統硬件框圖Fig.1　The electronics system hardware diagram of laser ranging radar based on pseudorandom modulation

2　FPGA邏輯設計

FPGA邏輯設計主要包括偽隨機碼發送模塊、碼元數據接收模塊、累加運算模塊、互相關運算模塊、距離信息提取模塊、時序控制模塊、SRAM控制模塊、FLASH控制模塊和數據緩沖模塊等。本文系統中，偽隨機碼的輸出、碼元的輸入、數據處理、網絡通信等所有功能都在單片Stratix IV芯片中實現。為了達到10 kHz的測量頻率，上述模塊采用Verilog HDL語言編程。FPGA中還嵌入一個Nios II軟核用于實現TCP/IP協議。

圖2　FPGA邏輯總體設計框圖Fig.2　General block diagram of FPGA logic design

2.1偽隨機碼發送模塊

偽隨機碼發送模塊由兩部分組成：偽隨機碼存儲部分和LVDS發送部分。偽隨機碼存儲部分使用FPGA中的存儲單元構成8 bit寬度的RAM。本設計中采用10階M序列偽隨機碼，碼長1 024 bit，使用Matlab軟件程序生成。LVDS發送部分采用Altera公司altlvds TX IP核，并設置成8:1的并行轉串行模式。

圖2中的時序控制模塊按照10 kHz的頻率以125 MHz的速率從偽隨機碼存儲部分讀出發送的碼元，同時寫入altlvds TX IP核，控制altlvds TX IP核發送出1 GHz的偽隨機碼。

圖3　偽隨機碼發送模塊原理圖Fig.3　The schematic diagram of pseudorandom code transmitter module

2.2碼元接收模塊

碼元接收模塊也由兩部分組成：LVDS接收部分和接收碼元存儲部分。LVDS接收部分采用Altera公司altlvds RX IP核，并設置成1:8的串行轉并行模式。接收碼元存儲部分使用FPGA中的存儲單元構成8bit寬度的RAM。

圖1中高速比較器輸出的是LVDS電平的“0”和“1”碼元，LVDS接收部分以1 GHz的速率進行采樣，轉化為8 bit數據后以125 MHz的速率寫入到RAM中。本文系統設計采樣長度為5 120 bit，因為RAM深度需設置為2的整數次冪，所以接收碼元存儲設為8bit×1024。5 120 bit的采樣所需時間約為5 μs。

圖4　碼元數據接收原理圖Fig.4　The schematic diagram of code receiver module

2.3累加運算模塊

當光信號強度在單光子的量級時，光子到達光電探測器的速率遵循泊松分布。如果將單次接收到的碼元同發送的偽隨機碼直接做互相關，互相關峰值的不確定性會較大。因此，將10次接收的碼元做累加后，再進行互相關運算。

為了滿足10 kHz重復頻率的指標，利用FPGA并行處理的特點，將累加模塊設計為8路并行累加子模塊。如圖5所示，接收碼元存儲部分中的數據依次分配給8個累加模塊，累加的結果寫入互相關運算模塊數據緩沖中。

為了給互相關運算留出盡可能多的時間，采用2個互相關運算模塊數據緩沖。即前一次10組接收碼元的累加結果寫入互相關運算模塊數據緩沖1中，下一次累加結果寫入互相關運算模塊數據緩沖2中。

累加子模塊的頻率是40 MHz，一次接收的5 120 bit碼元可在約16 μs的時間內累加完成。又因為累加運算模塊和互相關運算模塊設計為同步進行的，所以在整個工作周期中，基本可以忽略累加運算的時間。

圖5　累加運算模塊結構圖Fig.5　The block diagram of accumulation module

2.4互相關運算模塊

本設計中互相關運算必須在1 ms內完成。如果采用乘法運算，則很難實現。如圖6所示，累加后的數據先與一個閾值相比較，大于該閾值的為“1”，小于該閾值的為“0”。根據激光雷達方程和實際系統參數，可以估算出接收的光子數，由此給出閾值大小。因為發送和接收的碼元都是“0”和“1”，所以可用“同或邏輯”代替乘法運算。

因為發送的偽隨機碼長度為1 024 bit，本設計中采用了1024路并行的“同或邏輯”運算單元。同或邏輯運算頻率為50 MHz，5 120 bit碼元的互相關運算可以在約80 μs的時間內完成。

如果接收的碼元與發送的偽隨機碼序列完全匹配，則互相關運算結果為1 024，需要11 bit位寬數據進行存儲。因為5 120 bit光子數據共包含有4 096個相關位置，所以互相關運算模塊緩沖大小設置為11bit×4096。

圖6　互相關運算模塊原理圖Fig.6　The block diagram of correlation module

2.5距離信息提取模塊

距離信息提取模塊利用“冒泡”算法，求出互相關運算的最大值，及最大值的位置。本設計中，給出了前4個最大值及其位置，用于上位計算機綜合判斷目標的距離。

3　系統測試

開發完成后，在理想條件下對系統性能進行了測試。測試時使用1.25G的SFP（Small Formfactor Pluggable）模塊取代激光調制器、激光器、光放大器和單光子探測器，采用不同長度的光纖做延時。

由表1的結果可以看出，9 m光纖測試結果峰值位置55 與14 m光纖測試結果峰值位置80差值為25，由此得到峰值位置每單位對應光纖長度為0.2 m。以9 m光纖峰值位置為測量基準，當峰值位置為85，距離為：9+（85-55）×0.2=15 m。同理可求得其他兩組峰值位置對應距離分別為18 m、19 m。根據峰值位置求得的距離與實際距離（即光纖長度）相同。

由測試結果可看出，互相關運算峰值均為1 024，這是因為偽隨機碼調制激光脈沖經光纖延時，光損耗比較小，光的傳輸接近理想狀態，接收碼元序列與原始偽隨機碼序列完全匹配。

4　結　論

針對采用光子計數的偽隨機碼激光測距，開發了基于單片高性能FPGA的電子學系統。該系統設計將偽隨機碼調制信號發送、碼元數據接收、累加運算、互相關運算及距離信息提取等功能集成在一個FPGA芯片中。理想條件下的測試結果表明，系統達到了設計要求。目前，該系統已經成功應用到實際的測量中[8]。

表1　測試結果Tab.1　The test results

本文設計中，主要應用了FPGA中的存儲單元和邏輯單元資源。目前存儲單元使用了8%，邏輯單元使用了13%。同時，互相關運算的模塊工作時鐘頻率為50 MHz，而Altera公司的Stratix IV系列芯片可以穩定工作在200 MHz以上。因此，本文中系統的測量周期、測量距離等關鍵性能還有很大的提升空間[9-11]。

[1]楊芳，張鑫，賀巖，等．基于高速偽隨機碼調制和光子計數激光測距技術 [J]．中國激光，2013，40（2）：02080001-1-02080001-5.

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[6]楊馥，賀巖，周田華，等．基于偽隨機碼調制和單光子計數的星載測高計仿真[J]．光學學報，2009，29（1）:21-26.

[7]溫宗平．偽隨機碼激光探測技術研究[J]．紅外與激光工程，1996，25（3）:34-40.

[8]楊芳，張鑫，賀巖，等．基于不同偽隨機碼調制的光纖激光測距系統[J]．中國激光，2014，41（6）:06140031.

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[10]陳守韋，鄒慶秋.機載脈沖式激光測距機接放電路的設計[J].電子科技，2015（2）:131-133，138.

[11]張海峰，孟文東，吳志波，等.單向激光測距及其測量試驗[J].中國激光，2013（3）:202-208.

Electronics system design for laser ranging radar based on high speed pseudorandom modulation technique

XU Heng1，LIU Jin-tao1，HE Yan2
（1.Ocean University of China，Qingdao 266100，China；2.Shanghai Institute of Optics and Fine Mechanics，Shanghai 201800，China）

In the paper an electronics system for laser ranging radar based on high speed pseudorandom modulation and photon counting techniques is presented.All functions，such as pseudorandom code transmission，code reception，accumulation，correlation，distance calculation and network communication，were integrated into one high-performance FPGA chip of Altera Stratix IV.Ten order M sequence pseudorandom code was used in the design.The transmitting and receiving repeat frequency was 10 kHz with 1GHz code rate.The received codes were accumulated by 10 times and changed to 1 bit binary codes by compared with a settled threshold.The correlation was done in 1ms by using 1024 parallel Exclusive-or operations.The test results under ideal conditions showed the affectivity of the developed system.

range laser radar；pseudorandom modulation；photon counting；FPGA

TP302；TP332.2

A

1674－6236（2016）01-0149-03

2015-04-22稿件編號：201504252

中國科學院支撐技術項目（61501010304）

徐 恒（1990—），男，山東臨沂人，碩士研究生。研究方向：基于FPGA的高速信號采集和處理。