高速偽隨機(jī)碼調(diào)制激光測(cè)距雷達(dá)電子學(xué)系統(tǒng)設(shè)計(jì)

徐恒，劉金濤，賀巖

（1.中國(guó)海洋大學(xué) 山東 青島　266100；2.中國(guó)科學(xué)院上海光學(xué)精密機(jī)械研究所 上海　201800）

高速偽隨機(jī)碼調(diào)制激光測(cè)距雷達(dá)電子學(xué)系統(tǒng)設(shè)計(jì)

徐恒1，劉金濤1，賀巖2

（1.中國(guó)海洋大學(xué) 山東 青島266100；2.中國(guó)科學(xué)院上海光學(xué)精密機(jī)械研究所 上海201800）

針對(duì)采用光子計(jì)數(shù)的高速偽隨機(jī)碼激光測(cè)距，開發(fā)了基于高性能FPGA的電子學(xué)系統(tǒng)。該系統(tǒng)將偽隨機(jī)碼調(diào)制信號(hào)發(fā)送、碼元數(shù)據(jù)接收、累加運(yùn)算、互相關(guān)運(yùn)算、距離信息提取及網(wǎng)絡(luò)通信等功能集成在單個(gè)Altera公司的Stratix IV系列FPGA芯片中。系統(tǒng)中采用10階M序列偽隨機(jī)碼，偽隨機(jī)碼發(fā)送和接收速率為1 GHz，周期為10 kHz。接收的碼元經(jīng)過(guò)10次累加和閾值比較后，利用1 024個(gè)并行的同或邏輯實(shí)現(xiàn)互相關(guān)運(yùn)算。互相關(guān)運(yùn)算和距離信息提取的重復(fù)頻率為1 kHz。理想條件下的測(cè)試結(jié)果表明，系統(tǒng)達(dá)到了設(shè)計(jì)要求。

激光測(cè)距雷達(dá)；偽隨機(jī)碼調(diào)制；光子計(jì)數(shù)；FPGA

偽隨機(jī)碼激光測(cè)距對(duì)激光峰值功率的要求低，在遠(yuǎn)距離測(cè)量時(shí)無(wú)需大功率脈沖激光器，可以大大降低整個(gè)系統(tǒng)的技術(shù)難度，并且系統(tǒng)的體積、功耗、穩(wěn)定性等也可優(yōu)化[1]。因此偽隨機(jī)碼激光測(cè)距有廣泛的應(yīng)用前景[2-5]。

常規(guī)的偽隨機(jī)碼激光測(cè)距系統(tǒng)因?yàn)榧す夤β实停蕴綔y(cè)距離有限。與本論文相關(guān)的偽隨機(jī)碼激光測(cè)距雷達(dá)，為了增加探測(cè)距離，首先采用光放大器提高激光發(fā)射功率；其次，采用單光子探測(cè)器和光子計(jì)數(shù)技術(shù)提高信號(hào)探測(cè)能力。

經(jīng)過(guò)光放大的偽隨機(jī)碼調(diào)制激光脈沖由發(fā)射望遠(yuǎn)鏡輸出。目標(biāo)的反射信號(hào)由接收望遠(yuǎn)鏡接收，通過(guò)單光子探測(cè)器將光信號(hào)轉(zhuǎn)化為電脈沖信號(hào)輸出，再由光子計(jì)數(shù)器中脈沖幅度甄別電路對(duì)電脈沖進(jìn)行判決，高于閾值的為碼元1，低于閾值的為碼元0。甄別后的碼元序列與原始偽隨機(jī)碼序列做互相關(guān)運(yùn)算，根據(jù)相關(guān)峰值位置可提取目標(biāo)的距離信息[6]。

根據(jù)偽隨機(jī)碼測(cè)距原理，高調(diào)制速率可提高距離分辨率，從而提高測(cè)距精度；同時(shí)，由于調(diào)制速率的提高，偽隨機(jī)碼序列發(fā)送時(shí)間得到壓縮，可有效提高測(cè)距的重復(fù)頻率，進(jìn)而實(shí)現(xiàn)高空間分辨率的激光測(cè)距測(cè)繪[7]。

針對(duì)上述應(yīng)用，開發(fā)了相應(yīng)的電子學(xué)系統(tǒng)，該系統(tǒng)以高性能的FPGA（現(xiàn)場(chǎng)可編程邏輯陣列）為核心，采用1 GHz偽隨機(jī)碼調(diào)制速率和10 kHz的測(cè)量頻率，測(cè)量結(jié)果進(jìn)行10次累加，最終以1 kHz頻率輸出距離結(jié)果。本文將從系統(tǒng)的組成和參數(shù)設(shè)計(jì)等方面進(jìn)行詳細(xì)論述，并給出系統(tǒng)的有效性測(cè)試結(jié)果。

1　硬件總體設(shè)計(jì)

偽隨機(jī)碼測(cè)距激光雷達(dá)電子學(xué)系統(tǒng)采用以高性能FPGA為核心的設(shè)計(jì)。系統(tǒng)主要完成兩個(gè)功能：一是輸出高速偽隨機(jī)碼LVDS信號(hào)，作為激光調(diào)制信號(hào)；二是甄別單光子探測(cè)器的輸出信號(hào)，并轉(zhuǎn)換成LVDS碼元輸入到FPGA中進(jìn)行運(yùn)算處理。

本文設(shè)計(jì)中，F(xiàn)PGA選用Altera公司的Stratix IV系列芯片。Stratix IV芯片內(nèi)部有充足的存儲(chǔ)單元和乘加運(yùn)算單元，可以滿足數(shù)據(jù)緩存和處理的需要。同時(shí)Stratix IV芯片的管腳支持1.6 GHz的LVDS邏輯，滿足1 GHz偽隨機(jī)碼調(diào)制速率的要求。

Stratix IV芯片輸出的偽隨機(jī)碼LVDS信號(hào)直接驅(qū)動(dòng)激光調(diào)制器。 高速比較器選用 Analog Devices公司的ADCMP605芯片，其輸入帶寬為500 MHz，單端信號(hào)輸入，LVDS電平輸出。測(cè)距測(cè)量結(jié)果通過(guò)百兆以太網(wǎng)傳輸?shù)缴衔挥?jì)算機(jī)。Stratix IV芯片外接的并行Flash作為程序存儲(chǔ)器，外接的靜態(tài)RAM作為TCP/IP協(xié)議的數(shù)據(jù)緩沖區(qū)。

圖1　偽隨機(jī)碼測(cè)距激光雷達(dá)電子學(xué)系統(tǒng)硬件框圖Fig.1　The electronics system hardware diagram of laser ranging radar based on pseudorandom modulation

2　FPGA邏輯設(shè)計(jì)

FPGA邏輯設(shè)計(jì)主要包括偽隨機(jī)碼發(fā)送模塊、碼元數(shù)據(jù)接收模塊、累加運(yùn)算模塊、互相關(guān)運(yùn)算模塊、距離信息提取模塊、時(shí)序控制模塊、SRAM控制模塊、FLASH控制模塊和數(shù)據(jù)緩沖模塊等。本文系統(tǒng)中，偽隨機(jī)碼的輸出、碼元的輸入、數(shù)據(jù)處理、網(wǎng)絡(luò)通信等所有功能都在單片Stratix IV芯片中實(shí)現(xiàn)。為了達(dá)到10 kHz的測(cè)量頻率，上述模塊采用Verilog HDL語(yǔ)言編程。FPGA中還嵌入一個(gè)Nios II軟核用于實(shí)現(xiàn)TCP/IP協(xié)議。

圖2　FPGA邏輯總體設(shè)計(jì)框圖Fig.2　General block diagram of FPGA logic design

2.1偽隨機(jī)碼發(fā)送模塊

偽隨機(jī)碼發(fā)送模塊由兩部分組成：偽隨機(jī)碼存儲(chǔ)部分和LVDS發(fā)送部分。偽隨機(jī)碼存儲(chǔ)部分使用FPGA中的存儲(chǔ)單元構(gòu)成8 bit寬度的RAM。本設(shè)計(jì)中采用10階M序列偽隨機(jī)碼，碼長(zhǎng)1 024 bit，使用Matlab軟件程序生成。LVDS發(fā)送部分采用Altera公司altlvds TX IP核，并設(shè)置成8:1的并行轉(zhuǎn)串行模式。

圖2中的時(shí)序控制模塊按照10 kHz的頻率以125 MHz的速率從偽隨機(jī)碼存儲(chǔ)部分讀出發(fā)送的碼元，同時(shí)寫入altlvds TX IP核，控制altlvds TX IP核發(fā)送出1 GHz的偽隨機(jī)碼。

圖3　偽隨機(jī)碼發(fā)送模塊原理圖Fig.3　The schematic diagram of pseudorandom code transmitter module

2.2碼元接收模塊

碼元接收模塊也由兩部分組成：LVDS接收部分和接收碼元存儲(chǔ)部分。LVDS接收部分采用Altera公司altlvds RX IP核，并設(shè)置成1:8的串行轉(zhuǎn)并行模式。接收碼元存儲(chǔ)部分使用FPGA中的存儲(chǔ)單元構(gòu)成8bit寬度的RAM。

圖1中高速比較器輸出的是LVDS電平的“0”和“1”碼元，LVDS接收部分以1 GHz的速率進(jìn)行采樣，轉(zhuǎn)化為8 bit數(shù)據(jù)后以125 MHz的速率寫入到RAM中。本文系統(tǒng)設(shè)計(jì)采樣長(zhǎng)度為5 120 bit，因?yàn)镽AM深度需設(shè)置為2的整數(shù)次冪，所以接收碼元存儲(chǔ)設(shè)為8bit×1024。5 120 bit的采樣所需時(shí)間約為5 μs。

圖4　碼元數(shù)據(jù)接收原理圖Fig.4　The schematic diagram of code receiver module

2.3累加運(yùn)算模塊

當(dāng)光信號(hào)強(qiáng)度在單光子的量級(jí)時(shí)，光子到達(dá)光電探測(cè)器的速率遵循泊松分布。如果將單次接收到的碼元同發(fā)送的偽隨機(jī)碼直接做互相關(guān)，互相關(guān)峰值的不確定性會(huì)較大。因此，將10次接收的碼元做累加后，再進(jìn)行互相關(guān)運(yùn)算。

為了滿足10 kHz重復(fù)頻率的指標(biāo)，利用FPGA并行處理的特點(diǎn)，將累加模塊設(shè)計(jì)為8路并行累加子模塊。如圖5所示，接收碼元存儲(chǔ)部分中的數(shù)據(jù)依次分配給8個(gè)累加模塊，累加的結(jié)果寫入互相關(guān)運(yùn)算模塊數(shù)據(jù)緩沖中。

為了給互相關(guān)運(yùn)算留出盡可能多的時(shí)間，采用2個(gè)互相關(guān)運(yùn)算模塊數(shù)據(jù)緩沖。即前一次10組接收碼元的累加結(jié)果寫入互相關(guān)運(yùn)算模塊數(shù)據(jù)緩沖1中，下一次累加結(jié)果寫入互相關(guān)運(yùn)算模塊數(shù)據(jù)緩沖2中。

累加子模塊的頻率是40 MHz，一次接收的5 120 bit碼元可在約16 μs的時(shí)間內(nèi)累加完成。又因?yàn)槔奂舆\(yùn)算模塊和互相關(guān)運(yùn)算模塊設(shè)計(jì)為同步進(jìn)行的，所以在整個(gè)工作周期中，基本可以忽略累加運(yùn)算的時(shí)間。

圖5　累加運(yùn)算模塊結(jié)構(gòu)圖Fig.5　The block diagram of accumulation module

2.4互相關(guān)運(yùn)算模塊

本設(shè)計(jì)中互相關(guān)運(yùn)算必須在1 ms內(nèi)完成。如果采用乘法運(yùn)算，則很難實(shí)現(xiàn)。如圖6所示，累加后的數(shù)據(jù)先與一個(gè)閾值相比較，大于該閾值的為“1”，小于該閾值的為“0”。根據(jù)激光雷達(dá)方程和實(shí)際系統(tǒng)參數(shù)，可以估算出接收的光子數(shù)，由此給出閾值大小。因?yàn)榘l(fā)送和接收的碼元都是“0”和“1”，所以可用“同或邏輯”代替乘法運(yùn)算。

因?yàn)榘l(fā)送的偽隨機(jī)碼長(zhǎng)度為1 024 bit，本設(shè)計(jì)中采用了1024路并行的“同或邏輯”運(yùn)算單元。同或邏輯運(yùn)算頻率為50 MHz，5 120 bit碼元的互相關(guān)運(yùn)算可以在約80 μs的時(shí)間內(nèi)完成。

如果接收的碼元與發(fā)送的偽隨機(jī)碼序列完全匹配，則互相關(guān)運(yùn)算結(jié)果為1 024，需要11 bit位寬數(shù)據(jù)進(jìn)行存儲(chǔ)。因?yàn)? 120 bit光子數(shù)據(jù)共包含有4 096個(gè)相關(guān)位置，所以互相關(guān)運(yùn)算模塊緩沖大小設(shè)置為11bit×4096。

圖6　互相關(guān)運(yùn)算模塊原理圖Fig.6　The block diagram of correlation module

2.5距離信息提取模塊

距離信息提取模塊利用“冒泡”算法，求出互相關(guān)運(yùn)算的最大值，及最大值的位置。本設(shè)計(jì)中，給出了前4個(gè)最大值及其位置，用于上位計(jì)算機(jī)綜合判斷目標(biāo)的距離。

3　系統(tǒng)測(cè)試

開發(fā)完成后，在理想條件下對(duì)系統(tǒng)性能進(jìn)行了測(cè)試。測(cè)試時(shí)使用1.25G的SFP（Small Formfactor Pluggable）模塊取代激光調(diào)制器、激光器、光放大器和單光子探測(cè)器，采用不同長(zhǎng)度的光纖做延時(shí)。

由表1的結(jié)果可以看出，9 m光纖測(cè)試結(jié)果峰值位置55 與14 m光纖測(cè)試結(jié)果峰值位置80差值為25，由此得到峰值位置每單位對(duì)應(yīng)光纖長(zhǎng)度為0.2 m。以9 m光纖峰值位置為測(cè)量基準(zhǔn)，當(dāng)峰值位置為85，距離為：9+（85-55）×0.2=15 m。同理可求得其他兩組峰值位置對(duì)應(yīng)距離分別為18 m、19 m。根據(jù)峰值位置求得的距離與實(shí)際距離（即光纖長(zhǎng)度）相同。

由測(cè)試結(jié)果可看出，互相關(guān)運(yùn)算峰值均為1 024，這是因?yàn)閭坞S機(jī)碼調(diào)制激光脈沖經(jīng)光纖延時(shí)，光損耗比較小，光的傳輸接近理想狀態(tài)，接收碼元序列與原始偽隨機(jī)碼序列完全匹配。

4　結(jié)　論

針對(duì)采用光子計(jì)數(shù)的偽隨機(jī)碼激光測(cè)距，開發(fā)了基于單片高性能FPGA的電子學(xué)系統(tǒng)。該系統(tǒng)設(shè)計(jì)將偽隨機(jī)碼調(diào)制信號(hào)發(fā)送、碼元數(shù)據(jù)接收、累加運(yùn)算、互相關(guān)運(yùn)算及距離信息提取等功能集成在一個(gè)FPGA芯片中。理想條件下的測(cè)試結(jié)果表明，系統(tǒng)達(dá)到了設(shè)計(jì)要求。目前，該系統(tǒng)已經(jīng)成功應(yīng)用到實(shí)際的測(cè)量中[8]。

表1　測(cè)試結(jié)果Tab.1　The test results

本文設(shè)計(jì)中，主要應(yīng)用了FPGA中的存儲(chǔ)單元和邏輯單元資源。目前存儲(chǔ)單元使用了8%，邏輯單元使用了13%。同時(shí)，互相關(guān)運(yùn)算的模塊工作時(shí)鐘頻率為50 MHz，而Altera公司的Stratix IV系列芯片可以穩(wěn)定工作在200 MHz以上。因此，本文中系統(tǒng)的測(cè)量周期、測(cè)量距離等關(guān)鍵性能還有很大的提升空間[9-11]。

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Electronics system design for laser ranging radar based on high speed pseudorandom modulation technique

XU Heng1，LIU Jin-tao1，HE Yan2
（1.Ocean University of China，Qingdao 266100，China；2.Shanghai Institute of Optics and Fine Mechanics，Shanghai 201800，China）

In the paper an electronics system for laser ranging radar based on high speed pseudorandom modulation and photon counting techniques is presented.All functions，such as pseudorandom code transmission，code reception，accumulation，correlation，distance calculation and network communication，were integrated into one high-performance FPGA chip of Altera Stratix IV.Ten order M sequence pseudorandom code was used in the design.The transmitting and receiving repeat frequency was 10 kHz with 1GHz code rate.The received codes were accumulated by 10 times and changed to 1 bit binary codes by compared with a settled threshold.The correlation was done in 1ms by using 1024 parallel Exclusive-or operations.The test results under ideal conditions showed the affectivity of the developed system.

range laser radar；pseudorandom modulation；photon counting；FPGA

TP302；TP332.2

A

1674－6236（2016）01-0149-03

2015-04-22稿件編號(hào)：201504252

中國(guó)科學(xué)院支撐技術(shù)項(xiàng)目（61501010304）

徐 恒（1990—），男，山東臨沂人，碩士研究生。研究方向：基于FPGA的高速信號(hào)采集和處理。