用于8位80 MS/s模數轉換器的增益數模單元電路

董嗣萬，朱樟明，劉敏杰，楊銀堂

（西安電子科技大學微電子學院，陜西西安 710071）

用于8位80 MS/s模數轉換器的增益數模單元電路

董嗣萬，朱樟明，劉敏杰，楊銀堂

（西安電子科技大學微電子學院，陜西西安 710071）

提出了一種針對高速中精度模數轉換器的增益數模單元電路優化設計，滿足8位80 MS/s流水線模數轉換器的要求.通過優化設計一種改進傳輸門開關，提高了增益數模單元電路的線性度；針對高增益兩級寬帶運算放大器，提出了一種寬帶運算放大器優化設計方法，能有效地優化運算放大器的建立時間和功耗；優化設計了一種高速低功耗動態比較器，在提高速度方面具有優勢.基于0.18μm 1.8 V CMOS工藝完成了增益數模單元及8位80 MS/s流水線模數轉換器的流片驗證，測試結果表明，在80 MHz采樣頻率下，輸入信號頻率為35 MHz時，模數轉換器的信號噪聲失調比為48.9 d B，有效位數為7.83位.

增益數模單元；運放優化；傳輸門；動態比較器；流水線模數轉換器

增益數模單元（Multiplying Digital-to-Analog Converter，MDAC）是流水線模數（Analog to Digital，A/ D）轉換器電路的核心模塊，由于其轉換速度和有效位數制約了整個模數轉換器所能達到的最大轉換速度和最高分辨率，所以高速增益數模單元電路的研究對設計高速流水線模數轉換器具有重大的意義［1-4］.增益數模單元電路中信號導通開關、運算跨導放大器（Operational Transconductance Amplifier，OTA）、比較器等關鍵部分的設計尤為重要.針對傳統傳輸門結構，在不引入較復雜電路的情況下，筆者提出一種改進的金屬氧化物半導體（Metal Oxide Semiconductor，MOS）開關以減少導通電阻非線性.對于高精度的模數轉換器，運算跨導放大器需要提供高增益和大帶寬，筆者分析了一種非傳統米勒補償兩級運放，對電路進行Matlab建模優化，并用gmId查表方法［5］設計，對運放的單位增益帶寬和電路的功耗進行優化.同時，設計了一種改進的動態鎖存比較器，以提高轉換速率.

1 增益數模單元電路結構及開關優化

筆者采用電容翻轉型增益數模單元電路，與電荷再分配型結構相比，所需電容數量少，面積更小，功耗更低，噪聲性能更好［6］.整體結構及傳輸函數如圖1（a）和圖1（b）所示，在采樣相位，開關Φ1閉合，實現對輸入信號的底極板采樣.采樣電容底極板與輸入信號相連接，頂極板與共模電位相連接，采樣結束時差分輸入信號保存在兩個采樣電容上.在保持相位，反饋開關Φ2閉合，反饋電容的底極板與輸出端短接，頂極板與輸入端短接，信號同時轉移到了輸出端.

圖1　增益數模單元單邊簡化及所用傳輸門示意圖

由于開關存在非理想效應，導致采樣信號失真，這里的采樣與反饋開關S1使用自舉開關實現.對于反饋開關S2，多數采用普通的互補金屬氧化物半導體（Complementary Metal-Oxide-Semiconductor，CMOS）傳輸門，相比于加自舉開關，這種做法節省了面積和功耗，但是會降低電路的性能.筆者采用了改進的傳輸門［7］來代替，進一步提高了采樣保持電路的線性度.

采樣開關如圖1（c）所示，與傳統互補傳輸門相比，改進結構獲得相同的通道電阻而所引入的寄生電容僅為原來的一半.在開關導通時，P溝道金屬氧化物半導體（P-channel Metal Oxide Semiconductor，PMOS）管的源極與襯底相連以消除其襯偏效應，從而降低了開關的導通電阻；在開關關閉時，PMOS管的襯底被接到電源電壓，保證輸入在電源和地的變化范圍內，源漏到襯底的寄生二極管處在反偏狀態，從而提高了開關電路在高頻下的無雜散動態范圍（Spurious Free Dynamic Range，SFDR）性能.

2 高速高增益運算跨導放大器

在高速、中精度增益數模單元的工程設計中，常用的運算跨導放大器結構有兩級式、套筒式、折疊式運放以及增益自舉運放.套筒式結構由于所需電源電壓高，所以難有較高的輸出擺幅.由于增益自舉運放需引入子運放，結構較復雜，并引入較高的功耗，通常只在高精度高位數增益數模單元設計中采用.單級折疊式共源共柵結構又達不到所設計增益要求.故筆者采用一種特殊的兩級米勒補償運算放大器，比傳統米勒補償運放擁有更高的帶寬和相位裕度，更高的輸出擺幅及對應增益，同時輸入管用N溝道金屬氧化物半導體（N-channel Metal Oxide Semiconductor，NMOS）管，可以有效地提高電流跨導利用率［8-9］.

2.1運算跨導放大器小信號建模及分析

筆者所設計的運算跨導放大器如圖2所示.第1級為折疊共源共柵級，第2級為差分共源級，采用動態共模反饋電路穩定兩級的輸出共模，米勒補償電容位置在非小信號通路一側的N M4、N M5管的源端，對運算跨導放大器進行小信號電路等效.小信號等效電路圖如圖3所示.

圖　運算跨導放大器電路圖

圖3中，gm為MOS管跨導，gds為源漏等效跨導.CA、CB、CD為A、B、C點的總寄生電容，GA、GC為A、C點的等效跨導，CC為改善的米勒補償電容，CL為輸出等效負載.傳輸函數可表示為其中，d4，d3，d2，d1，d0為已知系數，s為傳輸函數.但由于其繁雜，在本設計中可以假定gm?gds，且gNM4足夠大，同時（CC，CL）＞（CA，CB，CD），通過化簡得到運放的零點z和極點p的表達式為

圖3　運算跨導放大器小信號等效電路圖

其中，GBC為B、C間的跨導，零點z為左半平面零點，極點p1、p2為左半平面主極點和次極點，極點p3為左半平面共軛極點，根據式（1）分母系數不同而變化.米勒電容和柵寄生電容CC＞CB?CA，并且由于共柵管N M4、N M5對第2級輸入端與米勒電容和負載的隔離作用，與傳統米勒補償相比，次主極點p2的位置更遠，所以達到同樣的單位增益帶寬所需的補償電容或第2級跨導更小，同時引入左半平面零點，其位置可根據增益帶寬調節，改善相位裕度.

2.2MATLAB建模及gm/Id方法優化計算MOS管尺寸

圖4　gm1與gm8與CC變化關系圖

根據運放有限增益和有限帶寬造成的靜態及動態誤差，可以初步確立運放的增益為78 dB以上，運放的單位增益帶寬（WGB）為600 MHz以上.首先確定補償電容CC的值.系統單級點近似得到的WGB表達式為WGB=gNM1（2πCC）.引入的米勒補償電容應該使次級點遠遠高于WGB，一般p2極點位置可取3倍的WGB，利用MATLAB計算以CC作為變量下gNM1與g N M 8同CC的關系.當（gNM1+gNM8）最小時，可以在保證相位裕度不變的同時獲得運放最小功耗.根據實際經驗可估算寄生電容CB≈100 f F，通過MATLAB工具計算不同CC下保持相位裕度的gm變化，如圖4所示.當取（gNM1+gNM8）最小值時，CC≈200 f F，從而得出兩級輸入管跨導gNM1≈0.8 m S，gNM8≈2.1 m S.

折疊共柵支路電流Id2=INM6=RSCC=（0.9V/1ns）×200fF=180μA，RS為信號壓擺率.根據gm/Id表，可以取兩輸入管為最小溝道長度，且分配NM1與NM8同為過驅動電壓Vov=0.2V，從而得出折疊輸入支路為INM1=gNM 1/（gNM /1Id1）≈103μA；第2級輸入支路電流為INM1=gNM 8/（gNM 8 Id1）≈288μA.可得出NM1與NM8寬長比（W/L）NM1=Id1/（Id1/W）≈（3μm/180nm），（W/L）NM8=Id3/（Id3/W）≈（6.5μm180nm）.

將計算所得的MOS管尺寸帶入仿真環境下，仿真結果表明，運算跨導放大器具有82 dB的增益，單位增益帶寬為620 MHz，相位裕度為72°，在差分擺幅為1.5 V時，運算跨導放大器的增益仍有80 dB，滿足設計要求.

3 比較器優化設計

傳統及所改進比較器如圖5所示.傳統結構在復位階段的信號Reset為零，管子M9、M10閉合將輸出復位至高電位，而需M5、M6先將源端寄生電容充電，導致輸出端復位所需時間增加.筆者所提出的結構在M5、M6的源端引入復位開關，直接拉至高電平，從而省略其寄生電容充電所耗時間，提高了復位速度［10］.

在比較相初期，由于輸入及參考電壓引入差導致的M5、M6漏電流不同，輸出端Vout+和Vout-開始時刻下降速率不同，直到某輸出端下降至（VDD-VTHP），此時M10、M11開始導通，正反饋環路形成.但由于PMOS管M9、M12在比較相開始時刻關斷，開關電荷注入導致初始時刻Vout電壓上升.初期進入正反饋所耗時間t0為，其中C1為比較器輸出端負載及寄生電容，QC為開關電荷注入量.筆者所提出的結構用優化的傳輸門代替PMOS開關，具有更好的導通線性度以及更低的導通電阻，減少了導通時間，同時由于傳輸門的電荷補償作用，幾乎無電荷注入.與傳統結構相比，節省的時間為

在比較相后期，由于鎖存器M5、M6、M7、M8的增強作用，最終導致放電速度快的管子同側輸出端電壓變為零，另一端差分輸出變為1，實現了比較功能.

圖5　傳統的與所提出的比較器電路圖

4 測試結果

基于0.18μm 1.8 V CMOS工藝，對筆者設計的電路作為流水線模數轉換器的第1級增益數模單元進行了流片驗證，芯片照片如圖6（a）所示，增益數模單元有效面積為0.049 mm2.如圖6（b）所示，在電源電壓）為1.8 V、采樣率為80 MHz、輸入正弦信號頻率為35 MHz時，8位模數轉換器的實際有效位數為7.83位，證明筆者所設計的增益數模單元有效位數超過7.83位，滿足高速中精度流水線模數轉換器設計要求.

表1給出了筆者與文獻［4，11］中所設計8位模數轉換器整體特性.與文獻［4］中提出的時間域子流水線級對比，筆者設計的增益數模單元結構具有更高的模擬余量精度和更高的采樣速率，適用于高速信號處理；同時與文獻［11］中1.5位增益數模單元相比，筆者設計的電路具有更低的功耗和更大的信號擺幅，適合于在低功耗和高信號擺幅下應用.

表1　所實現8位模數轉換器與參考文獻中的數模轉換器性能對比

圖6　第1級增益數模單元的版圖照片及模數轉換器整體測試快速傅里葉變換頻譜圖

5 總 結

查表設計方法來優化功耗.同時，提出一種改進的高速動態鎖存比較器來節省子模數轉換器靜態功耗.流片后的8位流水線模數轉換器在輸入頻率為35 MHz時，有效位數為7.83位，證明所設計的增益數模單元具有優越的性能.

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［3］楊銀堂，袁俊，張釗鋒，等.256 MHz采樣71 dB動態范圍連續時間ΣΔADC設計［J］.西安電子科技大學學報，2015，42（1）:10-15. YANG Yintang，YUAN Jun，ZHANG Zhaofeng，et al.Continuous TimeΣΔADC Design with 256 MHz Sampling and 71 dB DR［J］.Journal of Xidian University，2015，42（1）:10-15.

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［6］YANG W，KELLY D，MEHR I，et al.A 3-V 340-m W 14-b 75-M Sample/s CMOS ADC with 85-dB SFDR at Nyquist Input［J］.IEEE Journal of Solid-state Circuits，2001，36（12）:1931-1936.

［7］SHU G H，FAN M J，SHU C，et al.A 12-bit 50-MS/s Pipelined Analog-to-Digital Converter in 65nm CMOS［C］// IEEE International Conference on Solid-state and Integrated Circuit Technology.New York:IEEE，2010:563-565.

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［11］LEE H Y，LIU S L.A 8-bit 140MS/s Pipelined ADC Using Folded Sample-and-Hold Stage［C］//2007 IEEE International Conference on Electron Devices and Solid-state Circuits.Piscataway:IEEE，2007:357-360.

（編輯:郭 華）

Optimum design of the MDAC circuit for the 8 bit 80 MS/s pipelined A/D converter

DONG Siwan，ZHU Zhangming，LIU Minjie，YANG Yintang
（School of Microelectronics，Xidian Univ.，Xi’an 710071，China）

A high speed and medium accuracy multiplying digital-to-analog converter（MDAC）circuit optimization design is presented for meeting the requirements of the 8 bit，80 MS/s pipelined analog-todigital（A/D）converter.An optimized transmission gate is adopted to improve the linearity of the MDAC circuit.In view of the high gain two-stage operational amplifier，design method in wideband operational amplifier design optimization is proposed and the settling time and power consumption of operational amplifier can be effectively decreased In addition，an improved high speed dynamic comparator is used in this design Fabricated in a 1.8 V 0.18μm CMOS process，this A/D converter with the proposed MDAC circuit achieves a signal to noise and distortion ratio（SNDR）of 54.6 dB and an effective number of bits （ENOB）of 7.83 bit with a 35 MHz input signal at the 80 MHz sample rate.

multiplying digital-to-analog converter；amplifier optimization；transmission gate；dynamic comparator；pipelined analog-to-digital converter

TN431.2

A

1001-2400（2016）01-0162-05

10.3969/j.issn.1001-2400.2016.01.029

2015-03-17

國家自然科學基金資助項目（61234002，61322405，61306044，61376033）

董嗣萬（1988-），男，西安電子科技大學博士研究生，E-mail:dsiwan@163.com.