基于Allegro的高速AD/DA系統信號完整性設計與仿真

閆景富，姜璐，尹洪東，郭娟娟

（中國石油大學（北京）地球物理與信息工程學院，北京　102249）

基于Allegro的高速AD/DA系統信號完整性設計與仿真

閆景富，姜璐，尹洪東，郭娟娟

（中國石油大學（北京）地球物理與信息工程學院，北京102249）

在高速PCB設計中，信號完整性問題是不可避免的。而借助于仿真工具參與PCB的設計可以極大提高產品一次成功率。本文簡要闡述了信號完整性的反射、串擾及電源完整性問題，借助于Allegro PCB SI GXL、Allegro PCB PI option XL及SigXplorer仿真組件對高速AD/DA系統應用實例進行了定量仿真與分析，驗證了常見SI問題的正確性，提出了優化PCB設計的解決方案。

信號完整性；反射；串擾；電源完整性；Allegro仿真

隨著半導體工藝的進步，晶體管特征尺寸將持續減小，因而信號的上升邊必然持續減小且時鐘頻率也必然持續提高。相應的時鐘頻率的不斷提高則又促進了上升邊的不斷下降，因此也就引發了愈發嚴重的信號完整性問題。在高速數字系統中，對于頻率達到百兆甚至GHz以上的信號，會由于系統的信號完整性的問題而導致信號質量不佳。甚至對于不到50 MHz的信號，由于其電平跳變時間在1ns甚至ps級，最終PCB產品中依然有可能會出現信號完整性問題。

為了縮短開發周期提高效率，在高速PCB設計過程中可以借助有效的仿真工具對關鍵信號網絡進行仿真以輔助設計。在本設計中將使用 Cadence Allegro軟件平臺下的Allegro PCB SI GXL、Allegro PCB PI option XL及 SigXplorer相關仿真組件來對系統單一網絡的信號質量，信號間串擾及電源完整性等問題進行仿真來支持疊層設置、布局布線等規則的選擇，以此對高速DA/AD電路系統提供硬件設計技術支持。根據仿真的結果確定電路的最終方案，優化了PCB設計。

1　信號完整性理論

信號完整性即SI（Signal Integrity），是指在高速產品中由互連線引起的信號傳輸質量問題。常見的SI問題包括反射、串擾、電源完整性等。

1.1信號反射

反射是單一網絡中多數SI問題產生的主要原因，如過沖、下沖、振鈴及非單調等［1］。反射形成的原因簡單來說就是由各種原因導致的PCB傳輸線阻抗不連續。對于在PCB布線過程中可能出現的過孔、拓撲變化、線寬變化等諸多情況都會使傳輸線的瞬態阻抗發生突變［1］。假設用Z1、Z2分別表示互連線突變前后的瞬態阻抗，反射信號與輸入信號的比值與阻抗有如下關系：

此式即是反射系數。由此式可知阻抗突變越大，那么反射便越強。ρ=1代表開路，此時信號全部反射回去；ρ=-1代表短路，此時信號將全部反向反射回去。

解決信號反射的方法首先是要在設計制造PCB時能保持傳輸線的特性阻抗恒定，其次就是根據不同情況來選擇增加分立電阻來調整阻抗。較常用的方法是對網絡進行端接匹配，4種端接方法如圖1所示：源端串聯短接，遠端并聯端接，遠端戴維南端接，遠端RC端接。

圖1　端接示意圖

1.2信號串擾

串擾產生的根本原因是邊緣場。它是指有害信號從某一攻擊網絡轉移到另一相鄰受害網絡［2］。當攻擊網絡上的電壓和電流發生變化時就會在該網絡周圍產生變化的電場和磁場，相鄰的網絡間都存在這種由邊緣場產生的耦合［3］。

串擾可分為近端串擾和遠端串擾。近端位于信號傳輸方向的后方；遠端位于信號傳輸方向的前方。而且兩者都與互容和互感有關系。為描述信號的串擾，有串擾系數如下式：

其中，NEXT為近端串擾系數，FEXT為遠端串擾系數。Va為動態線的信號電壓，Vb和Vf分別為靜態線的后向與前向噪聲電壓，Len為耦合長度，RT為信號上升時間，CmL、CL、LmL、LL分別為單位長度上的互容、電容、互感與電感。由此可知，增加信號線間距以減小互容與互感的值可以減小串擾。對于遠端串擾還可以通過減小Len、增加RT的方式減小。

1.3電源完整性

電源完整性主要討論的是電源供給的穩定性。在高速數字系統中，電源完整性與信號完整性是密切相關的。在高速數字設計的電源分配系統中不宜采用適用于低速設備的總線分配方案。因為在高速設計中，總線上的阻抗較大，使系統產生很大的地彈和電源反彈噪聲，這些噪聲將會影響信號發生畸變［4］。在高速設計時，設計者多會采用整塊銅面作為電源平面、地平面，這樣不但能為整個設計提供清潔的低阻抗的電源系統，還可以為高速信號提供完整的參考平面作返回路徑。但即便如此也不能認為電源系統中的電力分配就是純凈無噪聲的。當系統中有大量數字芯片同時開關，就會有較大的高頻瞬態電流涌動，這種電流的產生會引發地彈噪聲。現如今芯片開關速度不斷提高，對高頻瞬態電流的需求也越來越大，這也會引發更嚴峻的地彈問題。此外，設計中也許會將電源平面或地平面分割，當信號跨越分割界限時也會引起地彈和回流噪聲。

在電源完整性的設計中，有兩點至關重要：電源分配與去耦電容。目前最廣泛應用的電源分配系統去耦網絡設計方法為目標阻抗法［4］。該方法控制電源分配系統阻抗的最大值低于目標阻抗，進而能夠控制電壓變化的最大值。當知道了電源分配系統的目標阻抗值后，要通過調整電路系統中的電容與電感的分布參數值來使各部分的阻抗與目標阻抗值接近［5］。

2　關鍵網絡仿真實例

本設計中的MCU包括CYCLONE III系列的FPGA及基于M4內核的STM32F407。系統中包括由FPGA控制的高速DAC及由STM32控制的高速ADC，其中高速DAC選用TI 的DAC2904，高速ADC選用ADI的AD9656，轉換速率均高達125MSPS，功能框圖如圖2所示。電路設計中就會涉及到高速網絡信號走線，如DAC及ADC的高速時鐘網絡，信號頻率可達125 MHz。在進行PCB設計時可先對敏感信號網絡進行整板掃描仿真，設定好反射、串擾等問題的噪聲閾值，將挑選出來的網絡再進行著重仿真，根據仿真結果實時優化設計。

仿真模型為IBIS模型，它通過V/I和V/T數據參數來描述器件數字輸入和輸出的電氣特性。IBIS模型可幫助設計人員進行仿真并預見到連接不同器件的線路中的基本的SI問題。

圖2　系統功能框圖

2.1反射仿真

如前所述，反射所涉及的是單一網絡信號質量問題。所以，此處要選取整個系統中的易受反射影響的高速信號走線。其中最應注意的就是AD/DA的時鐘網絡?，F選取DAC的時鐘網絡拓撲，如圖3所示，在DAC系統中，時鐘信號是由FPGA倍頻后分配給DAC。

圖3　時鐘網絡拓撲

在布局布線時可對此拓撲進行不同線長的仿真，未加端接匹配電阻時分別對線長1 000mil、1 500mil、2 000mil進行掃描仿真，結果如圖4中細線所示。

圖4　端接前后仿真

從圖中可以看出，DAC的接收端的信號擁有很大的過沖及下沖，最大過沖可達4.5 V，遠大于芯片要求的3.3 V。在布局一定的情況下，走線越長過沖幅度越大。因此，為了減小信號的反射，必須對該網絡進行阻抗匹配。如前所述，對于單一網絡的阻抗匹配有多種方法，在此處選擇源端串聯匹配的方式來減小網絡中的反射?，F對1 500mil長度走線進行仿真，電阻值為22、33、50歐姆時的仿真結果如圖4中粗線所示。

由仿真結果可以很容易得出結論，當匹配電阻值為50歐姆時的匹配情況最好，基本沒有過沖及下沖，信號質量良好。根據此仿真結果，可以更新原理圖設計，并在PCB繪制過程中考慮到線長與匹配的影響。設計中為消除反射可采用多種端接方式，在本文中只選擇了串聯端接討論，未對其他端接方式加以贅述。由仿真結果已經可以看出，此種端接方式可以有效的消除反射，而且信號波形未發生畸變，延時影響很小，綜合考慮下，由仿真結果得到的推薦方案便是串聯端接。

2.2串擾仿真

在本設計中，由于PCB板設計會有較大的長寬比。因此會導致一些長平行走線，特別是AD/DA的數據走線。現提取高速ADC數據網絡中的一部分拓撲結構如圖5所示。在仿真時，可以針對電路板的疊層、線間距和耦合長度等不同參數設置對網絡進行仿真。

圖5　數據網絡拓撲

該布線網絡線間距為一倍線寬10 mil，中間網絡走線為受害線，相鄰兩邊的耦合線為攻擊線，耦合長度保持在最長2 000 mil。該網絡為微帶線，頂層與第二平面層間介質厚度設置為6 mil。仿真結果如圖6中粗線2 000 mil標注所示。

圖6　串擾仿真

此結果是沒有加端接匹配時的串擾情況。由圖可見，遠端串擾可高達160 mV，約為信號幅值（2.5 V）的6.4%，對信號干擾較大。其中也有因為信號反射而導致的過沖和下沖使得串擾噪聲增加的情況。若要想將串擾噪聲降至2%以下，現將網絡中加入端接匹配電阻，將耦合長度降至1 500 mil后再進行仿真，仿真結果如圖6中細線1 500 mil標注所示。

由圖可見，此時的串擾噪聲已降低到20 mV，不足信號幅值的1%，而且串擾值存在于信號的邊沿附近，說明信號質量已很好。可以將仿真的結果以約束規則更新到ALLEGRO約束管理器中，以此來幫助對PCB的繪制，以期達到良好的結果。

2.3電源完整性

現代高速系統的性能與電源分配系統的設計密切相關。Allegro PCB PI option XL擁有電源完整性分析工具，它為在高速PCB上設計和創建電源分配系統提供了一種協同設計的方法。在本設計中會根據仿真來確定需要的電容器以滿足適合PCB頻率范圍的目標阻抗。

本設計中首先考慮以STM32為核心的主控制單元的電源網絡。供電電壓為3.3 V，設定允許波動范圍為5%，變化電流為5 A，由目標阻抗=（電源電壓×波動范圍）/變化電流，可知目標阻抗值為33 mΩ。首先對其進行單節點仿真，頻率范圍為1 GHz。進行多次仿真，根據仿真波形，逐次加入諧振頻率在阻抗曲線峰值處的電容。仿真只要滿足目標阻抗值就好，過多電容會增加電路負擔。針對多次的單節點仿真結果，最終確定電容如下：13個33 pF，12個47 pF，11個68 pF，10個100 pF，10個120 pF，10個220 pF，7個820 pF，14個1 nF，10 個10 nF，2個10 uF。最終的單節點仿真結果圖如圖7所示。

圖7　單節點仿真

由圖中可以看出在單節點仿真中可以通過選擇添加合適的去耦電容來將電源分配系統阻抗控制在目標阻抗值以下。電容響應合成曲線為所有去耦電容響應曲線的合成曲線。接下來完成電容的布局與精簡就要進行多節點仿真。在進行多節點仿真之前要在PCB中添加噪聲源，這是一種理想電流源，添加在高速數字芯片的布局位置。Allegro PCB PI option XL使用網格的方法對平面建模，平面網格的尺寸可由用戶自定義。其在平面建模時充分考慮了電源平面損耗的影響。多次進行多節點仿真，顯示出需要注意的頻率范圍，擺放去耦電容時根據其去耦半徑及PCB的頻率電勢點不斷調整，最終完成電容網絡的布局。其自帶的交互查看功能可以圖形化指出PCB中存在的電勢熱點，方便了布局調整［6］。本設計對3.3 V電源平面對進行去耦網絡設計，完成電容布局。根據仿真結果圖形觀察超出目標阻抗的波形所代表的網格在PCB的位置，調整去耦電容的數量及位置，以滿足目標阻抗的要求。最終仿真結果如圖8所示。由圖中可以看出，在0到1 GHz頻率范圍內，3.3 V平面對中各節點阻抗曲線均滿足目標阻抗的設計要求。

圖8　多節點仿真

3　結論

本設計中應用Cadence_allegro PCB SI GXL、AllegroPCB PI option XL及SigXplorer仿真組件對PCB設計進行仿真驗證。通過該仿真工具的布線前仿真及后仿真的過程為PCB的拓撲設計、PCB硬件布局布線等約束規則的設置提供了強大的支持，并使筆者能夠較好的把握住設計中的信號完整性問題。而且使用該仿真工具使得設計指標量化及可視化，設計與仿真貫穿設計始終，使整個設計過程易于控制，提高了高速PCB設計的一次成功率，縮短了產品周期。

［1］BROOKS D.信號完整性與PCB設計［M］.劉雷波，趙巖，譯.北京：電子工業出版社，2012．

［2］倪蕓，姚曉東.高速并行總線信號完整性分析設計［J］.電子測量技術，2013，36（4）：105-110.

［3］張娜，秦萌.信號完整性分析及仿真［J］.計算機網絡，2012，38（13）：38-41.

［4］申偉，唐萬明，王楊.高速PCB的電源完整性分析［J］.現代電子技術，2009（24）：213-218.

［5］孫建光.基于信號完整性分析的高速數字PCB板設計方法［J］.硅谷，2014（11）：54-55.

［6］周潤景，蘇良碧.Cadence高速電路板設計與仿真：信號與電源完整性分析［M］.4版.北京：電子工業出版社，2011.

Signal integrity design in high-speed PCB system based on Allegro

YAN Jing-fu，JIANG Lu，YIN Hong-dong，GUO Juan-juan
（College of Geophysics and Information Engineering，China University of Petroleum，Beijing Campus，Beijing 102249，China）

The problem of signal integrity cannot be avoided in high-speed PCB design.The simulation tools can help us to get much higher one-through design success.The article analyzes series of signal integrity problems，such as reflection，crosstalk and power integrity.By means of Allegro PCB SI GXL，Allegro PCB PI option XL and SigXplorer，SI simulations for highspeed PCB system are designed.Common SI problems are validated，and proposed solutions to optimize PCB design.

signal integrity；reflection；crosstalk；power integrity；simulation by Allegro

TN919.3

A

1674－6236（2016）06-0067-04

2015-05-07稿件編號：201505061

閆景富（1978—），男，山西平遙人，博士，講師。研究方向：電磁成像測量方法研究、嵌入式系統設計。