考慮扇出重匯聚效應(yīng)的組合電路軟錯(cuò)誤率評(píng)估

閆愛(ài)斌,梁華國(guó),許曉琳,袁德冉

(1.合肥工業(yè)大學(xué) 計(jì)算機(jī)與信息學(xué)院,安徽 合肥 230009; 2.合肥工業(yè)大學(xué) 電子科學(xué)與應(yīng)用物理學(xué)院,安徽 合肥 230009)

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考慮扇出重匯聚效應(yīng)的組合電路軟錯(cuò)誤率評(píng)估

閆愛(ài)斌1,梁華國(guó)2,許曉琳2,袁德冉2

(1.合肥工業(yè)大學(xué) 計(jì)算機(jī)與信息學(xué)院,安徽 合肥 230009; 2.合肥工業(yè)大學(xué) 電子科學(xué)與應(yīng)用物理學(xué)院,安徽 合肥 230009)

為了準(zhǔn)確評(píng)估集成電路的軟錯(cuò)誤率(soft error rate,SER),文章提出一種新穎的電路SER評(píng)估方法。通過(guò)門級(jí)仿真獲得邏輯門輸出信號(hào),將產(chǎn)生瞬態(tài)故障的邏輯門進(jìn)行故障注入,然后使用考慮扇出重匯聚的敏化路徑逼近搜索算法查找不同輸入向量下的敏化路徑;通過(guò)單指數(shù)電流源模擬瞬態(tài)故障脈沖的產(chǎn)生,并將脈沖在敏化路徑上傳播,使用脈沖屏蔽模型評(píng)估電氣屏蔽和時(shí)窗屏蔽效應(yīng);最后采用該方法計(jì)算可得電路總體SER。實(shí)驗(yàn)結(jié)果表明,由于考慮扇出重匯聚的影響,該方法平均提高8.2%的SER評(píng)估準(zhǔn)確度。

單粒子瞬態(tài);邏輯屏蔽;扇出重匯聚;軟錯(cuò)誤率;失效概率

0 引 言

納米工藝下,由α粒子、質(zhì)子或中子撞擊電路產(chǎn)生的瞬態(tài)故障依然是導(dǎo)致電路發(fā)生軟錯(cuò)誤的重要原因[1]。隨著工藝尺寸的不斷縮減,組合邏輯節(jié)點(diǎn)電容與工作電壓呈現(xiàn)減少趨勢(shì),致使電路對(duì)軟錯(cuò)誤的敏感性越發(fā)突出,引起電路設(shè)計(jì)者的廣泛關(guān)注[1-3]。因此,在設(shè)計(jì)階段進(jìn)行軟錯(cuò)誤率(soft error rate,SER)的準(zhǔn)確評(píng)估并進(jìn)行選擇性加固[4],能夠?yàn)楦呖煽康募呻娐吩O(shè)計(jì)提供參考,具有重要研究意義。

近年來(lái)國(guó)內(nèi)外出現(xiàn)了較多基于軟件仿真的組合電路SER評(píng)估方法。目前國(guó)際上較為典型的方法有美國(guó)加州大學(xué)的BFIT[5]、伊利諾伊大學(xué)的SERA[6]、德克薩斯大學(xué)的FASER[7]以及卡內(nèi)基梅隆大學(xué)的MARS-S[8]等。BFIT方法計(jì)算速度較快,但由于未考慮扇出重匯聚效應(yīng),計(jì)算結(jié)果存在偏差。SERA方法計(jì)算精度較高,但在分析較大規(guī)模的電路SER時(shí)速度較慢。FASER、MARS-S方法采用符號(hào)化的決策圖來(lái)計(jì)算組合電路SER,由于分析較大規(guī)模的電路SER時(shí)可能會(huì)發(fā)生潛在的“內(nèi)存爆炸”問(wèn)題,因而適用性較差。

國(guó)內(nèi)眾多學(xué)者也對(duì)組合電路的SER評(píng)估方法進(jìn)行了深入研究。文獻(xiàn)[9]提出一種基于混合模擬的計(jì)算組合電路SER的方法與工具,該方法綜合單脈沖傳播模擬算法并使用HSPICE對(duì)多脈沖傳播進(jìn)行仿真,計(jì)算精度高,但計(jì)算速度較慢;文獻(xiàn)[10]提出基于頻域的組合邏輯電路SER分析方法,取得了較高的計(jì)算準(zhǔn)確度;文獻(xiàn)[11]提出組合電路的SER自動(dòng)分析平臺(tái),取得了與同類文獻(xiàn)相似的結(jié)果;文獻(xiàn)[12]提出一種快速而準(zhǔn)確的SER啟發(fā)式評(píng)估方法,由于未考慮扇出重匯聚的影響,計(jì)算結(jié)果存在偏差。

綜合以上文獻(xiàn),本文提出一種考慮扇出重匯聚效應(yīng)的組合電路SER評(píng)估方法。在門級(jí)仿真后通過(guò)翻轉(zhuǎn)邏輯門輸出信號(hào)進(jìn)行故障模擬,使用考慮扇出重匯聚的敏化路徑逼近搜索算法查找敏化路徑;通過(guò)單指數(shù)電流源模擬粒子撞擊電路敏感節(jié)點(diǎn)產(chǎn)生的單粒子瞬態(tài)故障脈沖,并將脈沖在敏化路徑上傳播,使用電氣屏蔽和時(shí)窗屏蔽模型評(píng)估電氣屏蔽和時(shí)窗屏蔽效應(yīng);進(jìn)而通過(guò)提出的SER評(píng)估方法計(jì)算可得電路總體SER。由于本文方法考慮了扇出重匯聚的影響,因此提高了SER評(píng)估的準(zhǔn)確度。

1 單粒子瞬態(tài)脈沖屏蔽效應(yīng)評(píng)估

粒子撞擊組合邏輯門的晶體管敏感區(qū)將會(huì)導(dǎo)致半導(dǎo)體材料發(fā)生電離,并在其軌跡上產(chǎn)生淀積電荷。當(dāng)存在電場(chǎng)時(shí),粒子軌跡上的電子空穴對(duì)將會(huì)被電極收集,形成瞬時(shí)電流。該情況若發(fā)生在組合電路中,較大的瞬時(shí)電流將會(huì)使得邏輯門的輸出電壓發(fā)生瞬態(tài)的變化,從而發(fā)生單粒子瞬態(tài)(single event transient,SET),表現(xiàn)為SET脈沖。SET瞬態(tài)故障若沿?cái)?shù)據(jù)通路向下游傳播,可能引發(fā)軟錯(cuò)誤并導(dǎo)致電路失效。

SET脈沖沿?cái)?shù)據(jù)通路向下游傳播會(huì)受到3種屏蔽效應(yīng)的影響[5-6]:① 邏輯屏蔽,即當(dāng)產(chǎn)生SET脈沖的門節(jié)點(diǎn)存在扇出門,由于受到扇出門控制值的影響,不存在到達(dá)鎖存器或主輸出的數(shù)據(jù)通路,脈沖被屏蔽;② 電氣屏蔽,即在數(shù)據(jù)通路上傳播的SET脈沖由于受到若干邏輯門的削弱作用,其寬度/幅值變小,脈沖被削弱;③ 時(shí)窗屏蔽,即到達(dá)鎖存器的脈沖由于未落在有效的鎖存窗口之內(nèi),或其有效寬度/幅值較小,不滿足鎖存器的采樣時(shí)間,脈沖被屏蔽。

組合邏輯門對(duì)SET脈沖屏蔽效應(yīng)示意圖如圖1所示。粒子撞擊邏輯門G1,并在其輸出端y1產(chǎn)生SET脈沖,當(dāng)扇出門G3的輸入引腳y2為0信號(hào),由于受到該控制值的影響,不存在到達(dá)鎖存器LA1的數(shù)據(jù)通路,脈沖被邏輯屏蔽。當(dāng)y2為1信號(hào),SET脈沖穿過(guò)G3從而到達(dá)輸出端y3,脈沖寬度/幅值被削弱,即電氣屏蔽。到達(dá)LA1的SET脈沖,未能落在有效的鎖存窗口內(nèi),具體如圖1下半部分的時(shí)序圖所示,脈沖被時(shí)窗屏蔽。

圖1 組合邏輯門對(duì)SET脈沖的屏蔽效應(yīng)

1.1 邏輯屏蔽效應(yīng)評(píng)估

由圖1可知,產(chǎn)生的SET脈沖若存在到達(dá)LA1的數(shù)據(jù)通路,則可能被LA1捕獲,從而發(fā)生軟錯(cuò)誤,該數(shù)據(jù)通路被稱作敏化路徑。顯然,處在敏化路徑上的門節(jié)點(diǎn)產(chǎn)生的SET脈沖不會(huì)被邏輯屏蔽,本文以此評(píng)估組合邏輯對(duì)SET脈沖的邏輯屏蔽效應(yīng)。敏化路徑的準(zhǔn)確搜索是本文的重要工作之一。由于忽略扇出重匯聚會(huì)引入很大偏差[13],本文提出考慮扇出重匯聚的敏化路徑逼近搜索算法1。

算法1 FindSensPathsByInjFaults

∥輸入:初始敏化路徑與延遲鏈表lstSensPathAndDelayInitial,故障門gFtSrc,目標(biāo)鎖存器gFtDst。

∥輸出:整體敏化路徑與延遲鏈表lstSensPathAndDelayTotally。

對(duì)故障門的扇出進(jìn)行廣度優(yōu)先搜索(breadth first search,BFS)并記錄故障敏化扇出門;

∥故障敏化扇出門數(shù)據(jù)結(jié)構(gòu)為list〈gate*〉 lstFoSensGates

for lstFoSensGate ← lstFoSensGates.begin() to lstFoSensGates.end() do

建立當(dāng)前敏化路徑與延遲鏈表lstSensPathAndDelayCurrent;

將lstSensPathAndDelayInitial數(shù)據(jù)記入lstSensPathAndDelayCurrent;

查找敏化引腳對(duì)應(yīng)延遲并將lstFoSensGate與延遲記入lstSensPathAndDelayCurrent;

if (lstFoSensGate逼近到達(dá)gFtDst)

將鏈表lstSensPathAndDelayCurrent記入鏈表lstSensPathAndDelayTotally;

else

gFtSrc=lstFoSensGate;

FindSensPathsByInjFaults(lstSensPathAndDelayCurrent,gFtSrc,gFtDst);

end if

end

在算法準(zhǔn)備階段,在門級(jí)仿真后,對(duì)受到粒子撞擊的邏輯門輸出信號(hào)進(jìn)行翻轉(zhuǎn)以模擬故障注入,通過(guò)二次門級(jí)仿真將故障向下游傳播,由此確認(rèn)待存儲(chǔ)邏輯值可能會(huì)發(fā)生翻轉(zhuǎn)的鎖存器集合。算法將該集合的元素分別作為目標(biāo)鎖存器gFtDst,將模擬故障注入的邏輯門作為故障門gFtSr,將故障門與零延遲數(shù)據(jù)對(duì)作為初始敏化路徑與延遲鏈表的元素。

在算法執(zhí)行階段,首先對(duì)故障門的扇出進(jìn)行廣度優(yōu)先搜索并記錄故障敏化扇出門,然后分別將故障敏化門及其敏化引腳延遲記錄到當(dāng)前敏化路徑與延遲鏈表中;若故障敏化門已逼近到達(dá)目標(biāo)鎖存器,則將當(dāng)前敏化路徑與延遲鏈表記錄到整體敏化路徑與延遲鏈表中;否則便將故障門設(shè)定為當(dāng)前故障敏化門并遞歸調(diào)用該算法。

在算法收尾階段,對(duì)故障門輸出信號(hào)和扇出錐的邏輯門信號(hào)進(jìn)行恢復(fù),從而達(dá)到清除故障的目的。對(duì)所有內(nèi)部節(jié)點(diǎn)重復(fù)如上操作,由此可得考慮扇出重匯聚的全部敏化路徑。

在如上包含深度優(yōu)先搜索及廣度優(yōu)先搜索的混合搜索過(guò)程中,利用類似動(dòng)態(tài)規(guī)劃的敏化路徑搜索方法進(jìn)行敏化路徑與延遲鏈表的建立、查詢與更新,最終只將能夠到達(dá)目標(biāo)鎖存器的鏈表記錄到整體敏化路徑與延遲鏈表中而得解。

s27電路網(wǎng)表如圖2所示。簡(jiǎn)單起見(jiàn),向其輸入端〈G0,G1,G2,G3,G5,G6,G7〉施加輸入向量V=〈0,1,0,0,0,1,0〉,通過(guò)門級(jí)仿真得到每個(gè)邏輯門的輸入輸出信號(hào)。其中,器件內(nèi)部標(biāo)識(shí)的數(shù)字為V下的邏輯門輸入引腳信號(hào)。此時(shí),以目標(biāo)鎖存器LA3為例,基于該算法,可以找到如下4條敏化路徑:

π1=〈G10,LA3〉,

π2=〈G14,G10,LA3〉,

π3=〈G14,G8a,G8b,G15a,G15b,G9,G11,G10,LA3〉,

π4=〈G14,G8a,G8b,G15a,G15b,G9,G11,G10,LA3〉。

圖2 s27電路網(wǎng)表

由于G10緊鄰LA3,顯然,π1為一條敏化路徑。由于扇出重匯聚效應(yīng),扇出點(diǎn)G14輸出端翻轉(zhuǎn)必然導(dǎo)致匯聚點(diǎn)G9和G10的2個(gè)輸入信號(hào)發(fā)生翻轉(zhuǎn),并且由于G14輸出端翻轉(zhuǎn)導(dǎo)致π3和π4中其他邏輯門也發(fā)生翻轉(zhuǎn),因此有π2、π3、π4。分析不存在其他敏化路徑的原因,以G8b為例,由于G8b輸出端翻轉(zhuǎn)將導(dǎo)致G9的2個(gè)非控制值引腳發(fā)生翻轉(zhuǎn),但最終被G10的控制信號(hào)1(G14的輸出信號(hào))所屏蔽,因此不存在其他敏化路徑。

與此同時(shí),仍然以目標(biāo)鎖存器LA3為例,使用不考慮扇出重匯聚的搜索算法,僅可找到1條敏化路徑π1,不存在π2、π3和π4。這是因?yàn)?π2被G11輸出端控制信號(hào)所截?cái)?π3和π4被G14輸出端控制信號(hào)所截?cái)?認(rèn)為到達(dá)G10的2個(gè)輸入引腳的信號(hào)是獨(dú)立的。上述示例表明,忽略扇出重匯聚會(huì)導(dǎo)致搜索到的敏化路徑條數(shù)減少。

另一方面,同樣以匯聚點(diǎn)為NOR2的情形為例,使用回溯法可以找到這樣一組輸入向量使得匯聚點(diǎn)的2個(gè)輸入引腳信號(hào)相異,那么可能存在這樣一種情形使得扇出點(diǎn)輸出端的翻轉(zhuǎn)仍然保持匯聚點(diǎn)的2個(gè)輸入引腳信號(hào)相異,此時(shí)扇出點(diǎn)到匯聚點(diǎn)的后繼并不存在敏化路徑。但是扇出點(diǎn)輸出端的翻轉(zhuǎn)可能將匯聚點(diǎn)唯一的控制信號(hào)變?yōu)榉强刂菩盘?hào),此時(shí)若忽略扇出重匯聚效應(yīng),將導(dǎo)致匯聚點(diǎn)的輸出端發(fā)生翻轉(zhuǎn),增加了敏化路徑條數(shù)。即此時(shí)忽略扇出重匯聚將導(dǎo)致敏化路徑條數(shù)增加。由此可見(jiàn),不考慮扇出重匯聚的影響,可能導(dǎo)致敏化路徑條數(shù)增加,也可能導(dǎo)致其減少,從而影響敏化路徑的準(zhǔn)確查找,以及對(duì)SET脈沖電氣屏蔽和時(shí)窗屏蔽效應(yīng)的評(píng)估。

1.2 電氣屏蔽與時(shí)窗屏蔽效應(yīng)評(píng)估

處于敏化路徑上的門節(jié)點(diǎn)產(chǎn)生的SET脈沖若傳播到鎖存器,可能發(fā)生軟錯(cuò)誤并導(dǎo)致電路失效。因此需要在敏化路徑上進(jìn)一步分析SET脈沖的電氣屏蔽與時(shí)窗屏蔽效應(yīng)。

本文使用的電氣屏蔽模型[14]如下:

(1)

其中,Tpwi為到達(dá)邏輯門G的SET脈沖初始寬度;Tpwo為脈沖被G削弱后的脈沖寬度余量;DG為G的敏化引腳到達(dá)輸出端的平均延遲。由(1)式可知,當(dāng)Tpwi過(guò)小,發(fā)生全屏蔽;當(dāng)Tpwi過(guò)大,不會(huì)發(fā)生電氣屏蔽;當(dāng)Tpwi與DG相當(dāng),發(fā)生一定程度的電氣屏蔽。

本文使用的時(shí)窗屏蔽模型[14]如下:

(2)

其中,Tpw為傳播到鎖存器的SET脈沖寬度,即傳播到鎖存器的脈沖寬度余量;Tsh為鎖存元件建立與保持時(shí)間之和;Tc為電路工作時(shí)鐘周期。(2)式左邊為某組輸入向量V下,邏輯門g產(chǎn)生的SET脈沖沿敏化路徑傳播并被鎖存器l鎖存的概率。由(2)式可知,當(dāng)Tpw

2 組合電路SER評(píng)估

針對(duì)產(chǎn)生瞬態(tài)故障的各個(gè)邏輯門,將不同初始寬度的SET脈沖在敏化路徑中傳播,使用(1)式評(píng)估電氣屏蔽效應(yīng)。對(duì)于到達(dá)鎖存器的脈沖,使用(2)式評(píng)估時(shí)窗屏蔽效應(yīng),由此計(jì)算不同的SET脈沖對(duì)電路造成的失效概率(failure probability,FP),從而可得該輸入向量下的失效概率。從統(tǒng)計(jì)學(xué)角度,針對(duì)每一組輸入向量重復(fù)以上操作,計(jì)算可得平均每一組輸入向量下(即單個(gè)時(shí)鐘周期內(nèi))的電路總體失效概率FPcomb為:

(3)

其中,N為輸入向量個(gè)數(shù);F為故障門個(gè)數(shù);S為某組輸入向量下的敏化路徑條數(shù);M為某條敏化路徑上的邏輯門個(gè)數(shù);Pi,j,k(g)為每一組輸入向量下,在故障門輸出端產(chǎn)生的SET脈沖在敏化路徑上傳播,經(jīng)電氣屏蔽后,由時(shí)窗屏蔽模型計(jì)算得到的失效概率之和,即

(4)

其中,積分項(xiàng)的上限與下限分別為在故障門輸出端產(chǎn)生的SET脈沖的初始寬度上下限,(4)式中積分項(xiàng)為不同輸入向量下,在故障門輸出端產(chǎn)生的SET脈沖沿敏化路徑傳播,并被鎖存器鎖存的概率,通過(guò)(2)式進(jìn)行評(píng)估。Gflt為敏化路徑上的第1個(gè)邏輯門,當(dāng)使用算法1搜索敏化路徑時(shí),Gflt為故障門。g為敏化路徑上的任意邏輯門,它包含Gflt。由(4)式可知,非故障門不會(huì)發(fā)生故障,并且可對(duì)SET脈沖進(jìn)行電氣屏蔽。為便于計(jì)算,將Tpw等分為若干小區(qū)間,對(duì)(4)式進(jìn)行離散化,以10 ps為步長(zhǎng)且梯度遞增的初始脈寬進(jìn)行單時(shí)鐘周期內(nèi)的電路失效概率計(jì)算,則(4)式等價(jià)為:

(5)

其中,W為不同初始寬度的SET脈沖個(gè)數(shù),求和項(xiàng)為傳播到鎖存器的SET脈沖被鎖存的概率,其他參數(shù)與(3)式一致。

SER是器件或系統(tǒng)發(fā)生軟錯(cuò)誤的比率,其典型的評(píng)估指標(biāo)是FIT(failure in time),即器件或系統(tǒng)在10×10內(nèi)出現(xiàn)失效的次數(shù)[8]。以FIT表示的電路總體SER計(jì)算公式為:

(6)

其中,REH、RPH分別為輻射環(huán)境的粒子有效撞擊率和粒子通量,取值[5]分別為2.2×10-5、56.5 m-2·s-1;Acomb為電路邏輯門單元面積總和。

算法2給出電路SER計(jì)算過(guò)程。算法首先讀取輸入?yún)?shù),通過(guò)解析電路網(wǎng)表,得到各個(gè)門節(jié)點(diǎn)屬性及其扇入扇出門鏈表;使用隨機(jī)向量生成器產(chǎn)生N組輸入向量,并分別將其施加到測(cè)試電路。對(duì)于每一組輸入向量,進(jìn)行如下操作:

(1) 使用仿真器得到邏輯門輸入輸出信號(hào)。

(2) 使用算法1查找各個(gè)邏輯門到鎖存器的敏化路徑,并記錄敏化引腳延遲。

(3) 分別對(duì)每一條敏化路徑上的第1個(gè)邏輯門進(jìn)行不同初始寬度的SET脈沖注入,以模擬不同能量的粒子來(lái)襲,并將脈沖在敏化路徑上傳播;與此同時(shí),使用(1)式進(jìn)行電氣屏蔽效應(yīng)計(jì)算。

(4) 對(duì)到達(dá)鎖存器的脈沖使用(2)式進(jìn)行時(shí)窗屏蔽效應(yīng)計(jì)算,得到各個(gè)脈沖造成的失效概率,并統(tǒng)計(jì)可得單時(shí)鐘周期內(nèi)的電路失效概率。最后通過(guò)(6)式計(jì)算得到電路總體SER。

算法2 SERComputing

∥輸入：電路網(wǎng)表ckt、輸入向量數(shù)N、門單元信息。

∥輸出：電路總體SERSER。

讀取輸入?yún)?shù)；

解析電路網(wǎng)表ckt；

使用隨機(jī)向量生成器產(chǎn)生N組輸入向量；

fori←1 toNdo

電路邏輯仿真；

查找敏化路徑并記錄敏化引腳延遲；

forj←1 toSdo

forw←1 toWdo

fork←1 toMdo

使用式(1)進(jìn)行電氣屏蔽效應(yīng)計(jì)算；

end

使用式(2)進(jìn)行時(shí)窗屏蔽效應(yīng)計(jì)算；

統(tǒng)計(jì)單時(shí)鐘周期內(nèi)的電路失效概率；

end

end

end

使用(6)式計(jì)算電路總體SERSER

3 實(shí)驗(yàn)與結(jié)果分析

為進(jìn)一步驗(yàn)證本文方法的有效性,基于Nangate Open Cell 45nm工藝庫(kù)對(duì)ISCAS’89基準(zhǔn)電路的組合邏輯部分進(jìn)行SER評(píng)估,并與同類文獻(xiàn)進(jìn)行比較和分析。實(shí)驗(yàn)環(huán)境為Windows XP OS、4GB RAM、Intel Quad-Core i5處理器,集成開發(fā)環(huán)境為Microsoft Visual Studio 2010,開發(fā)語(yǔ)言為C++。對(duì)于SET初始脈沖的生成,本文使用單指數(shù)電流源模型[5-6]進(jìn)行模擬,即

(7)

其中,Q為入射粒子沉積電荷量;τ為脈沖波形時(shí)間常數(shù)。將電路工作頻率設(shè)定為1 GHz,鎖存窗大小設(shè)定為30 ps,Q設(shè)定為[10 fc,150 fc],τ設(shè)定為20 ps[5],隨機(jī)產(chǎn)生5 000組輸入向量,其他參數(shù)詳見(jiàn)上文,針對(duì)ISCAS’89基準(zhǔn)電路的SER評(píng)估結(jié)果與時(shí)間開銷見(jiàn)表1所列。

表1 針對(duì)ISCAS’89基準(zhǔn)電路的SER評(píng)估結(jié)果對(duì)比

定義A方法SER評(píng)估結(jié)果SERA相對(duì)于B方法SER評(píng)估結(jié)果SERB的評(píng)估偏差SERdiff為:

SERdiff=(SERA-SERB)/SERB

(8)

因此BFIT方法相對(duì)本文方法的SER評(píng)估偏差,其均值為8.2%。 其中,正偏差表示BFIT方法計(jì)算結(jié)果偏高,負(fù)偏差表示BFIT方法計(jì)算結(jié)果偏低,這是合理的。由1.1節(jié)可知,扇出重匯聚效應(yīng)導(dǎo)致敏化路徑條數(shù)既可能增多,也可能減少。敏化路徑條數(shù)增多會(huì)導(dǎo)致SER評(píng)估結(jié)果偏高,而減少會(huì)導(dǎo)致評(píng)估結(jié)果偏低。針對(duì)表1中7組大規(guī)模基準(zhǔn)電路,將本文方法與BFIT方法評(píng)估結(jié)果進(jìn)行對(duì)比,如圖3所示。由圖3可以發(fā)現(xiàn),2種方法的評(píng)估結(jié)果大體呈現(xiàn)一致的變化趨勢(shì),說(shuō)明本文方法是合理的。

圖3 本文方法與BFIT方法的SER評(píng)估結(jié)果

為進(jìn)一步驗(yàn)證本文方法的準(zhǔn)確性,將本文方法評(píng)估結(jié)果與基于蒙特卡洛方法的基準(zhǔn)評(píng)估結(jié)果進(jìn)行對(duì)比。蒙特卡洛方法使用晶體管級(jí)故障注入進(jìn)行SER評(píng)估,計(jì)算精度高,但非常耗時(shí)。由(6)式可知,同一型號(hào)的電路在相同實(shí)驗(yàn)條件下,其SER與FP評(píng)估結(jié)果成正比關(guān)系,因此本文針對(duì)FP評(píng)估結(jié)果進(jìn)行對(duì)比。以部分較小規(guī)模電路為例,將本文方法、BFIT方法和蒙特卡洛方法進(jìn)行對(duì)比的結(jié)果如圖4所示。

圖4 不同方法的FP評(píng)估結(jié)果對(duì)比

由圖4可知,本文方法與蒙特卡洛方法的FP評(píng)估結(jié)果較為接近。由于本文方法相對(duì)蒙特卡洛方法的平均評(píng)估偏差僅為1.5%,因此評(píng)估結(jié)果的正確性得到保證。但是,相比BFIT方法,本文方法雖然評(píng)估精度較高,但本文方法考慮了扇出重匯聚效應(yīng),因此引入了較多的時(shí)間開銷。

4 結(jié) 論

本文提出一種考慮扇出重匯聚效應(yīng)的組合電路SER評(píng)估方法。使用單指數(shù)電流源模型對(duì)由單粒子撞擊組合邏輯門節(jié)點(diǎn)晶體管敏感區(qū)產(chǎn)生的SET脈沖進(jìn)行模擬;分別使用提出的考慮扇出重匯聚的敏化路徑逼近搜索算法、電氣屏蔽和時(shí)窗屏蔽模型評(píng)估組合電路對(duì)SET脈沖的邏輯屏蔽、電氣屏蔽和時(shí)窗屏蔽效應(yīng);對(duì)傳播到鎖存器的SET脈沖進(jìn)行單時(shí)鐘周期電路FP計(jì)算,進(jìn)行通過(guò)提出的SER計(jì)算方法計(jì)算可得電路總體SER。實(shí)驗(yàn)結(jié)果驗(yàn)證了本文方法的有效性,因此能夠?yàn)榧呻娐返倪x擇性加固容錯(cuò)設(shè)計(jì)提供參考。

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(責(zé)任編輯 張 镅)

Re-convergence aware SER estimation for combinational logic circuits

YAN Aibin1,LIANG Huaguo2,XU Xiaolin2,YUAN Deran2

(1.School of Computer and Information, Hefei University of Technology, Hefei 230009, China; 2.School of Electronic Science and Applied Physics, Hefei University of Technology, Hefei 230009, China)

In order to accurately evaluate soft error rate(SER) of integrated circuits, a novel SER estimation technique for circuits was proposed. After gate-level logic simulation, by reversing the output signal of a particle striking gate cell, the sensitized paths and delay were accurately computed by the re-convergence aware sensitized path search algorithm under different input vectors. Then single event transient pulses were simulated by single-exponential current source model, and by propagating these pulses through the gate cells on sensitized paths respectively, electrical masking and timing masking were precisely evaluated by pulse masking models. Finally, SER of circuits was effectively calculated by the SER estimation technique. The experimental results show that the SER accuracy is improved by 8.2% on average via the proposed re-convergence aware SER estimation technique.

single event transient; logical masking; re-convergence; soft error rate(SER); failure probability

2015-08-27；

2015-11-11

國(guó)家自然科學(xué)基金資助項(xiàng)目(61274036;61371025;61474036;61574052)

閆愛(ài)斌(1983-),男,山東德州人,合肥工業(yè)大學(xué)博士生;

梁華國(guó)(1959-),男,安徽合肥人,博士,合肥工業(yè)大學(xué)教授,博士生導(dǎo)師.

10.3969/j.issn.1003-5060.2016.10.009

TN431.2;TP391.7

A

1003-5060(2016)10-1341-06