高性能計算機芯片測試技術概述

梁斌

[摘要]自從20世紀中葉以來，電子產業，尤其是半導體產業得到了飛快的發展。基于摩爾定律的描述，集成電路的集成度在不斷上升，同時特征尺寸也在不斷下降。特別是進入納米及超高速發展的時代以來，電路的設計方法也由最初的全定制設計到后來的基于單元庫的半定制設計，現在已經演變為基于IP核的SOC（System On Chip）系統設計。[1]整個IC行業也進行了進一步的分工，主要分為設計、制造和測試三大部分，按照國際半導體技術路線圖（ITRS，International Technology Roadmap for Semiconductors）的預測，預計2014年晶體管的測試成本將超過晶體管的制造成本，測試將由原來的輔助角色變成了決定產品成敗和利潤的關鍵因素。

[關鍵詞]芯片測試 可測型設計 內建自測試 掃描設計

[中圖分類號]TN492 [文獻標識碼]A [文章編號]1009-5349（2016）20-0147-02

一、可測性設計與測試功耗

為了保證芯片的正確性，最重要的兩個環節就是在設計時的驗證，以及制造后的測試，然后隨著芯片規模的不斷擴大，導致測試的成本、難度和功耗都隨之增大。為了解決這些難題，學術界和業界都做出了相應的研究和貢獻。在這些成果之中，最為廣泛的就是：在設計時就考慮到測試問題，即進行可測性設計（Design for Test）。可測性技術將測試的問題提升到設計階段，因為越早的解決問題，消耗的成本越少，所以，在設計時不僅要考慮設計規則，同時也要滿足DFT規則。通常的可測型設計方法包括掃描設計（Scan Design）、內建自測試（BIST）和邊界掃描設計（Boundary Scan Design），針對邏輯電路和存儲器各自的特征和不同的故障類型，都有適合其本身的DFT方法，其中，掃描設計主要用于數字邏輯電路，邊界掃描設計主要用于板級電路，內建自測試主要用于存儲器的測試，同時隨著邏輯電路規模的不斷上升，邏輯內建自測試也成為了一個研究的熱點，除此之外，IDDQ的測試也是一種常用的方法，但隨著特征尺寸的不斷下降，它逐漸失去了原有的檢測功能。在解決SOC的測試時，The Test Technology Technical Council （TTTC） of IEEE Computer Society 成立了一個嵌入式核測試的委員會，制定了IEEE P1500標準，同時基于NOC（Network On Chip）的測試也在不斷發展中。[2]

二、常見的可測性技術

在現代集成電路的測試中，不僅要保證檢測到芯片中所有的故障，并且同時要降低測試成本，其中包括測試時間、功耗和測試壓縮。然而進入納米時代后，集成規模不斷擴大，使得只利用傳統的測試方法根本無法對被測芯片做到完整的測試。其根本原因在于芯片內部各個節點的可測性，即可控制性和可觀測性。無數的學者和工程師都為了改善可控制性和可觀測性做了非常深入的研究。最初的方法是一種叫做Ad Hoc的方法，這種方法直截了當的在電路中插入控制點和觀測點來改善它的可測性，一般的做法是加入多路選擇器和一些簡單的組合邏輯門，這樣雖然在當時取得了非常不錯的效果，但是隨著電路功能的進一步復雜，規模的進一步擴大，這種方法也顯現出了它的局限性。[3]為此，業界不得不探究新的方法來解決這一問題，最終產生了三種被廣為接受的可測試設計方法，即掃描設計（Scan Design）、內建自測試（BIST）和邊界掃描設計（Boundary Scan Design）。這三種方法至今仍是工業界主流的可測試設計方法，并且為多數EDA工具供應商所接受，將他們整合到相應的EDA工具中，完成自動化設計流程。

掃描設計的優化：由于全掃描設計存在面積開銷較大和測試路徑較長等問題，因此在一般的設計中都要插入不止一條的掃描鏈，將這些掃描觸發器連接在不同的掃描鏈上，但掃描條數也不應過多，因為每增加一條掃描鏈將要增加一個掃描輸入端口和一個掃描輸出端口，通常所遵循的原則是：盡量使每條掃描鏈的長度相等，充分考慮端口的數目和復用，同時也要參考自動測試儀（ATE）的通道數目和數據存儲量，對掃描鏈條數進行合理的分配。

測試圖形生成：經過了掃描設計的電路，掃描觸發器代替了原來的普通觸發器形成了掃描鏈，使得原本要利用時序電路測試生成方法的電路，現在只需要利用組合電路的測試生成方法就可以達到很高的故障覆蓋率，降低了測試生成的難度，同時也減少了測試數據。在現在EDA設計平臺下，所有的EDA公司都提供了掃描鏈插入和測試圖形生成的整套EDA工具，并且兩者之間可以很好結合。例如Synopsys公司的DFT Compiler和TetraMax就是專門的用于掃描設計的工具，DFT Compiler可以對電路進行觸發器的替換，之后再將替換后的觸發器按設計者的實際需要連接成掃描鏈，之后將生成的文檔交給TetraMax，讓它根據所選的故障類型生成滿足一定覆蓋率要求的測試圖形，同時可以對測試圖形進行壓縮，測試圖形包括STIL、Verilog等多種形式可供選擇。這些都可以很好地被ATE所支持，最終完成芯片的測試。[5]

內建自測試：當芯片的功能進一步加強，使得芯片的復雜度和規模不斷上升，掃描設計也出現了一些較為棘手的問題。例如測試圖形的加載、管腳數目較少和測試費用較高。針對這一系列的問題，內建自測試（BIST）的方法應運而生。內建自測試的基本思想就是將測試圖形發生器和測試響應比較器都內嵌到電路里面。它一般包括測試激勵生成電路、測試響應壓縮電路、測試響應比較電路、理想響應存儲電路和測試控制電路。

窮舉測試：窮舉測試是要對電路中的每一個狀態都進行測試，在Intel 80386中就利用了這種方法進行測試激勵的生成，但是一般情況下這種方法是不可行的，也是不必要的。因為大規模電路的內部狀態將隨著它的內部節點和邏輯門數隨指數增長，同時，在一個芯片內部，很多狀態在實際的功能中并未被使用，因此并沒有必要對它們進行測試。

偽窮舉測試：偽窮舉測試克服了窮舉測試中測試圖形較多的缺點。一般的做法是將電路進行模塊劃分或進行敏化路徑分割。模塊劃分是對電路中的模塊按照功能進行合理劃分，這樣就可以對每一部分進行直接的控制和觀測，但是這樣會增加額外的電路面積。而敏化路徑分割是根據PI和PO建立起敏化路徑，對每一部分進行單獨的測試，并且利用邏輯模擬其他部分的功能，這樣就可以使故障在路徑上進行正常的傳播。

偽隨機測試：這種測試圖形生成方法是現下比較成功的一種，因為在現實的測試中，想要生成真正的隨機測試碼是不可能的。偽隨機生成的測試圖形是確定的，并且具有重復性。最常使用的偽隨機測試圖形都是根據線性反饋移位寄存器（LFSR）生成的，LFSR作為一個數據發生器，它在每一位上出現0和1的概率都是相等的，一般是利用DFF和異或門進行組合。根據LFSR的本原多項式隨著時鐘的變化生成一系列的測試圖形，在該方法的啟示下，又提出了加權偽隨機測試圖形生成方法。同時隨著電路測試數據的進一步壓縮，之前的研究中提出了一種新型的二維偽隨機測試圖形生成方法，該方法是利用了LFSR和Johnson序列進行運算，Johnson計數器隨著時鐘周期每次變化一位，當Johnson計數器完成了所有的跳變，LFSR根據本原多項式生成新的種子，從新運算得到新的測試圖形，該方法由于利用了二維結構使得測試數據取得了很高的壓縮率，并且每次只有一位進行變化，從而達到了降低功耗的目的，同時由于具有很好的偽隨機性，使得故障覆蓋率達到了很好的效果。

測試響應：當得到測試響應后，因為測試響應的數據量過大，不可能直接與理想響應進行比較，因此一般都是要先對測試響應進行壓縮，然后再進行對比。然而在響應壓縮過程中，有可能會對原有信息造成丟失，這種壓縮稱為有損壓縮，不丟失信息的則是無損壓縮，大多數情況下的響應壓縮都是有損的，由于經壓縮后的響應為特征符號，當該特征符號與理想的特征符號一樣時，由于有信息丟失也不能確保該芯片一定沒故障，這種情況稱為混淆，混淆度的大小決定于壓縮算法。常用的壓縮算法有：“1”計數和跳變次數壓縮。

“1”計數：這種壓縮方法是對測試響應中的“1”進行計數，最終得到的特征符號就是該測試響應中“1”的個數。用該特征符號與理想的特征符號進行比較，如果有故障的電路的測試響應的“1”個數也與理想響應的一樣，這樣就會出現混淆，混效率隨著測試響應的長度變長而減小。

內建自測試的分類：內建自測試在最初提出的時候，主要是用于存儲器，因為存儲器的故障模型和邏輯電路不同，而且它的內部結構十分的規律，同時又只有很少的面積開銷，因此使用內建自測試得到了很好的效果。后來隨著邏輯電路規模的進一步擴大，對ATE的要求越來越高，使得測試成本急劇上升，從而邏輯電路內建自測試的方法也得到了廣大學者和業界的關注。

存儲器內建自測試：當在存儲器內建自測試中，最主要的問題是測試的調度和隔離問題。在現代集成電路中，每一塊芯片中都不止一塊的存儲器，它們協同合作與邏輯電路交換數據。對于他們進行測試時，一般是共用一個測試圖形發生器，根據測試功耗及端口的數目對它們進行合理的測試調度，使得在不超過額定測試功耗的前提下，最大程度的減少測試時間和成本。在與邏輯電路的交互中，存儲器周邊的邏輯單元起著至關重要的作用，當對存儲器測試時，要將存儲器和周圍的邏輯單元隔離開，使得測試數據可以直接加載到存儲器上，同時也可以直接對測試響應進行觀測，而不受周圍邏輯的限制。

邏輯內建自測試：邏輯內建自測試的原理與存儲器的類似，而它的關鍵問題在于測試激勵的生成。因為內建自測試不同于ATPG工具，ATPG工具可以根據軟件的方法生成能檢測到故障的測試圖形，但內建自測試卻不同，它是要根據硬件電路生成固定的測試圖形，在這其中，或許有很多的測試圖形是不能檢測到故障的。因此如果要達到與ATPG工具同樣的故障覆蓋率就較為困難。當前較常使用的激勵生成方法還是主要利用LFSR的偽隨機性，再結合一些加權因子，這些方法不僅在測試覆蓋率上有不錯的效果，而且在功耗及時間方面都表現出很好的潛力。

邊界掃描設計作為又一種DFT方法，它遵循JTAG標準，早期主要利用于一些FPGA電路中，后來經過進一步的修訂和標準化，現在將它擴展到主要解決板級測試和診斷的問題。基本結構：邊界掃描的整體結構包括一個測試存取通道（TAP）、一組邊界掃描寄存器和一個TAP控制器。

邊界掃描寄存器環繞在器件周圍，功能和掃描設計的寄存器類似，內部的邏輯可以通過這些存儲器進行數據和指令的讀寫，主要包括指令寄存器和數據寄存器。而數據寄存器又包括旁路寄存器、邊界掃描寄存器和器件標志寄存器。

TAP控制是個狀態機，主要含有了多種邏輯狀態，包括：測試邏輯復位、選擇指令寄存器掃描、選擇數據寄存器掃描、捕獲數據寄存器和數據寄存器移位等，由這些狀態的轉換可以完成整個測試過程。

邊界掃描指令：在邊界掃描設計下，TAP控制器有多重測試指令，按照這些指令可以完成相應的測試功能，主要包括以下指令：外測試指令（EXTEST）：該指令是為了測試芯片外部的互聯結構。內測試指令（INTEST）：該指令是為了測試芯片內部的邏輯。運行內建自測試指令（RUNBIST）：該指令是為了向器件內部發送一個內建自測試的命令。取器件標志指令（IDCODE）：該指令主要是從器件內部讀取器件的標號及廠商信息。組件指令（CLAMP）：該信號是為了強制器件的輸出信號與邊界掃描寄存器驅動。旁路指令（BYPASS）：該指令的功能是用旁路寄存器旁路掉邊界掃描鏈。

本文重要介紹了集成電路測試的一些基本原理，其中最主要的是可控制性和可觀測性，它們作為整個集成電路測試的重中之重，所有的測試方法和算法都是為了提高這兩方面的性能。接下來簡述了故障和ATPG相關信息，它們是電路測試的理論基礎，只有建立了完整的故障模型，才有可能對電路進行接下來的測試。最后概述了常用的幾種可測性設計方法，它們都是現下主流的方法，芯片在應用了這些可測性設計方法以后，大大提高了測試效率，使得測試成本急劇下降，但由于芯片規模的進一步擴大，測試的時間及功耗成為了研究的熱點問題，尤其是掃描設計的功耗更是成為學者所關心的焦點。

【參考文獻】

[1]Qiu W， Wang J， Walker DMH， et al. K Longest Paths Per Gate Test Generation for Scan-Based Sequential Circuit[C].IEEE International Test Conference，2004：223-231.

[2]Semiconductor Industry Association（SIA）.Test and Test Equipment，International Technology Roadmap for Semiconductors（ITRS） 2006 Update[R].2006.http：//public.itrs.net/辛希孟信息技術與信息服務國際研討會論文集：A集[C].北京：中國社會科學出版社，1979.

[3]Sehgal A， Chakrabarty K. Optimization of Dual-Speed TAM Architectures for Efficient Modular Testing of SOCs[J].IEEE Transactions On Computers，2007，56（1）：120-133.

[4]Maxwell P，Hartanto I，Bentz L.Comparing Functional and Structural Test[C].IEEE International Test Conference，2000：400-407.

[5]Girard P.Low Power Testing of VLSI Circuits： Problems and

Solutions[C].IEEE First International Symposium on Proceedings，2000：

173-179.

責任編輯：張麗