0.18 μm CMOS器件SEL仿真和設(shè)計(jì)

李燕妃，吳建偉，謝儒彬，洪根深

（中國電子科技集團(tuán)公司第58研究所，江蘇無錫214072）

0.18 μm CMOS器件SEL仿真和設(shè)計(jì)

李燕妃，吳建偉，謝儒彬，洪根深

（中國電子科技集團(tuán)公司第58研究所，江蘇無錫214072）

宇宙空間存在大量高能粒子，這些粒子會導(dǎo)致空間系統(tǒng)中的CMOS集成電路發(fā)生單粒子閂鎖。基于0.18 μm CMOS工藝，利用TCAD器件模擬仿真軟件，開展CMOS反相器的單粒子閂鎖效應(yīng)研究。結(jié)合單粒子閂鎖效應(yīng)的觸發(fā)機(jī)制，分析粒子入射位置、工作電壓、工作溫度、有源區(qū)距阱接觸距離、NMOS和PMOS間距等因素對SEL敏感性的影響，并通過工藝加固得出最優(yōu)的設(shè)計(jì)結(jié)構(gòu)。重離子試驗(yàn)表明，采用3.2 μm外延工藝，可提高SRAM電路抗SEL能力，當(dāng)L1、L2分別為0.86 μm和0.28 μm時(shí)，其單粒子閂鎖閾值高達(dá)99.75 MeV·cm2/mg。

單粒子閂鎖；TCAD；加固；重離子試驗(yàn)；外延工藝

1 引言

在CMOS集成電路中，相鄰的N型區(qū)和P型區(qū)之間存在兩個(gè)寄生雙極晶體管構(gòu)成的PNPN可控硅結(jié)構(gòu)（SCR，Silicon controlled rectifier），在空間輻射環(huán)境下，該結(jié)構(gòu)被觸發(fā)導(dǎo)通，在電源與地之間形成低阻抗大電流通路，導(dǎo)致電路無法正常工作甚至燒毀。這種現(xiàn)象稱為單粒子閂鎖（SEL，Single Event Latch-up）[1～3]。重離子導(dǎo)致的單粒子閂鎖現(xiàn)象最早在1979年被發(fā)現(xiàn)[4]，隨后的研究表明，空間環(huán)境中的質(zhì)子和中子也會導(dǎo)致單粒子閂鎖[5～9]。近年來越來越多的CMOS電路應(yīng)用于航空航天領(lǐng)域。隨著工藝尺寸的縮小，單粒子閂鎖效應(yīng)帶來的安全隱患隨之顯著增加，因此要使芯片在惡劣的輻照環(huán)境中正常工作，必須對集成電路進(jìn)行抗SEL加固。

本文基于半導(dǎo)體器件仿真工具（TCAD），研究抗輻射0.18 μm體硅CMOS器件的單粒子閂鎖效應(yīng)，在保證芯片面積小的情況下，采用工藝加固方案提高電路的抗單粒子閂鎖能力，最后通過重離子試驗(yàn)，驗(yàn)證不同外延層厚度條件下電路的單粒子閂鎖能力。……