基于SRIO的LTE-A基帶系統接口設計

張德民，張 巍，薛 堯

(重慶郵電大學 光電工程學院，重慶 400065)

基于SRIO的LTE-A基帶系統接口設計

張德民，張 巍，薛 堯

(重慶郵電大學 光電工程學院，重慶 400065)

針對TD-LTE-A射頻一致性測試儀中傳統的EMIF并行接口已經不能滿足芯片間大量數據交互的需求，提出了一種串行高速輸入輸出的設計方案。實現了基帶系統中DSP芯片和FPGA芯片間的互連，對此進行仿真測試并在基帶系統中進行了板級驗證。結果證明了整個傳輸方案在實際應用中的正確性與可行性，并且得出SRIO平均傳輸速率為2.09 Gb/s，滿足芯片間大量數據交互的需求。

LTE-A；SRIO；FPGA；DSP

0 引言

隨著LTE-A諸多創新技術的應用[1]，系統對數據的處理能力要求越來越高，與此同時高速數字信號處理( Digital Signal Processor,DSP) 以及大規模現場可編程門陣列( Field Program-mable Gate Array,FPGA) 也被廣泛應用。由于串行高速輸入輸出口( Se-rial Rapid IO，SRIO) 接口具有占用的IO資源少、傳輸速度快以及抗干擾能力強等優點，所以帶來了更高的性能、更低的成本和更簡化的設計[11]。SRIO 接口已經成功應用在多種嵌入式系統的數據互連[3]。目前大部分TD-LTE -A系統采用的是多處理芯片的結構，因此亟需一種新的高速接口來滿足系統芯片間高速數據交互的要求。在深入研究 SRIO 協議及相關技術后，設計了一種可靠的互連協議標準，實現 DSP芯片與 FPGA 芯片之間的數據傳輸方案，在提高數據交互能力的同時，分析其傳輸時延。結果證明其滿足了TD-LTE-A射頻一致性測試系統的性能要求。

1 基于FPGA的SRIO設計

該方案采用的FPGA芯片是Xilinx公司Virtex-6 系列XC6VLX475T。在FPGA端，通過調用IP核實現SRIO接口的傳輸層與物理層，邏輯層需要用戶自己根據項目需求進行設計、修改與實現[4]。如圖1所示，核工程由Rio_wrapper(包含邏輯層核、寄存器管理模塊、緩沖核和物理層wrapper)模塊、時鐘模塊及復位模塊等模塊組成。

邏輯層核由用戶接口、鏈路接口和維護接口組成，用戶可以通過維護接口對邏輯層的配置寄存器進行讀寫，從而配置SRIO的工作模式。緩沖核在SRIO協議中負責數據包的緩存。物理層核實現了SRIO物理層協議[5]，其主要完成CRC校驗、8B/10B編碼或解碼以及緩沖器核的緩沖區管理等功能[6]。

圖1 SRIO核工程圖

SRIO核工程是基于虛擬IO模塊的示例工程，該工程是僅僅可使用戶在開發板上對SRIO的各種傳輸機制進行驗證[8]，當SRIO需要進行新的操作(事務類型改變)時，用戶則需要手動調整代碼。這種事務類型的配置方式很不靈活，不適合在實際工程中應用。因此，基于實際項目的需求，方案對核中的user_top模塊進行了設計與改進，下文將從以下幾個方面對SRIO的設計進行詳細介紹。

1.1 邏輯層協議設計與實現

1.1.1 信令與數據區分的方案設計

基帶系統基帶板不僅有數據交互，還有信令交互，如DSP需要向FPGA的小區搜索模塊下達小區同步命令；FPGA需要向DSP匯報小區搜索結果：小區ID組號、ID組內號等。信令量遠遠小于數據量，但信令的重要性卻高于數據，設計合理的用戶協議決定了該工程能否適應于當前項目。SRIO提供了17種事務類型，有2種寫事務類型：NWRITE和SWRITE，SWRITE的速率高于NWRITE，因此NWRITE事務一般適用于數據量較小的情況，而SWRITE適用于數據量較大的情況。信令調用NWRITE發送，數據使用SWRITE發送，這樣就很容易區分數據幀的類型。

這種方案具備幾下幾點優勢：① 不占用數據段空間，不會降低SRIO的傳輸速率；②只需知道格式包類型就可以知道數據類型，有利于簡化工程開發難度；③ 可移植性強，不需根據硬件不同而修改地址段。

1.1.2 信令與數據發送優先級的方案設計

信令的量雖然少，但它是系統選擇工作模式的重要依據。在此采取類似于單片機中斷的方法來體現其優越性與重要性，即當有信令需要發送時，優先發送信令，所謂的優先是：如果有數據幀正在發送，則等該數據幀發完，立馬發送信令；否則立馬發送信令。

1.2 時鐘和復位設計

時鐘模塊的外部輸入時鐘只有2種頻率，分別為125 MHz和156.25 MHz，不同時鐘頻率對應著接口不同的傳輸速率，SRIO協議規定了輸入時鐘與帶寬之間的關系[7]。

在基帶驗證平臺中，DSP端的SRIO工作時鐘為156.25 MHz，因此FPGA端的SRIO外部輸入時鐘也設為156.25 MHz[10]。

在原有的SRIO IP核工程中，主要有2個外部輸入的復位信號，它們分別是local_reset和link_reset，而接口內部的復位操作就比較復雜。在實際應用中，復位信號過多勢必會增加工程應用的難度，使復位花費的時間過長，從而影響整個方案所設計的SRIO接口模塊在項目中高速數據收發的性能。因此，方案將核工程頂層模塊的2個外部復位信號local_reset和link_reset合二為一，并利用該復位鍵對內部各模塊復位信號進行直接復位處理，使SRIO上電后能快速進入準備就緒的狀態，這樣可極大簡化SRIO的復位處理[12]。

1.3 觸發方式設計

整個方案以“TD-LTE-Advanced系統試驗設備開發”為項目背景，設計并改進了SRIO的觸發方式。LTE-A系統支持6種不同的帶寬(1.4、3、5、10、15、20 MB)，每幀含有10子幀，每個子幀包含14個符號[17]，每個符號含有的有效子載波數如表1所示。

表1 有效子載波數

在LTE-A系統中，往往以子幀為單元進行上下行分配，在接收端以子幀為單元進行FFT等操作。實現一個子幀信號檢測數據傳送采用如下方式：在一個子幀中，分幾個階段把數據發送出去。由于SRIO每幀最多發16個雙字，不同帶寬每個符號的有效子載波數不同，而且也不全是16個雙字的倍數。這種方式傳送的時機恰當，既能減少時延，也能降低冗余量，還能把冗余放在子幀數據的末尾，降低DSP對接收數據的處理難度。根據工程中信號檢測的流程(參考信號位置)，將數據傳輸分為4個階段，符號0、1、2、3第一階段，符號4、5、6第二階段，符號7、8、9、10第三階段，符號11、12、13第四階段。

1.4 一次觸發傳輸的數據量

1.3節設計了SRIO的觸發方式，接下來亟需解決的問題是如何確定每次觸發要發送的幀數與每幀的雙字數。以常規循環前綴(Cyclic Prefix,CP)下的無線幀為例說明觸發量的設計方案。常規CP下，每個符號的有效子載波數如表1所示，根據1.3節的4個階段觸發方式以及表1，可以計算出每個階段要發送的有效數據量，如表2所示。依據表2以及大量的測試得到每次觸發發送的幀數如表3所示。

表2 每個階段的有效數據

表3 每次觸發發送幀數

2 基于DSP的SRIO設計

根據前文的介紹，在“TD-LTE-A系統試驗設備開發”項目中，FPGA需要將幾個過程處理后的數據通過SRIO發給DSP，同時，DSP也要發送一些信令個FPGA[9]。需要強調的是，第2節設計的SRIO是FPGA與DSP均可作為主發器件或目標器件。因此，在DSP端應盡快完成SRIO的硬件驅動，使SRIO上電后盡快進入準備就緒的狀態。

在DSP TMS320C6455芯片上，SRIO的相關控制寄存器分布在地址0x02D00000至0x02D3FFFF空間上。接下來將對幾個重要的控制寄存器加以說明： SRIO有4組裝載存儲單元(Load Store Unit，LSU)寄存器組，即LSU1-LSU4，其負責IO數據包和維護數據包的發送，寄存器BLK1_EN的第0位是其使能位。內存訪問單元(Memory Acess Unit，MAU)寄存器負責控制IO數據包的接收，由寄存器BLK2_EN的第0位使能。TXU負責Message(消息事件)數據包的發送，RXU則負責該事件的接收，它們分別由寄存器BLK3_EN的第0位與寄存器BLK4_EN的第0位使能[2]。

整體方案根據上述設計需求，在CCS(Code Composer Studio)開發平臺上編寫了一個相應的SRIO初始化函數，命名為SRIO_int，函數的處理流程如圖2所示。

圖2 SRIO初始化流程圖

為了使SRIO快速進入工作狀態，SRIO_int函數作為SRIO的硬件驅動函數，應將其放在DSP整體初始化函數init_6455中其他設備驅動函數之前。

3 數據傳輸的仿真與實現

為了驗證SRIO模塊的邏輯功能的正確性，以及能夠滿足當前項目的需求，將其添加到下行接收工程中，并對整個工程進行了Modelsim仿真以及板級驗證。如圖3所示，圖中SRIO發送的是FFT完成后的數據，由圖可見SRIO被觸發了14次(每個符號FFT后將去CP后的數據傳送給DSP)，這種觸發方式大大提升了系統的實時性，降低了系統的處理時延。

圖3 SRIO在下行接收工程中的仿真圖

為了驗證整個傳輸方案的正確性，FPGA通過SRIO傳輸經過信號檢測后一個子幀完整的數據給DSP,DSP將接收到的數據與FPGA發送的數據進行比對，與此同時，借助CCS3.3觀察一子幀的數據以及該子幀的星座圖，如圖4與圖5所示，該子幀的數據均被正確接收，無重復無遺漏；圖5中的星座圖符合正交相移鍵控(Quadrature Phase Shift Keying，QPSK)調制理論，證明整個傳輸方案的正確性與可行性。

圖4 SRIO發送信號檢測后的數據

圖5 DSP接收到信號檢測后的數據

方案利用Chipscope對前文所設計的信令與數據的傳輸方案進行了驗證，結果如圖6所示。由圖可知信令的傳輸沒有影響數據正常發送，也沒有一幀數據的丟失或重復發送。到此，SRIO的主要設計方案均得以驗證。

圖6 命令與數據優先級驗證圖

4 結束語

全文對高速SRIO接口的技術特點做了簡單介紹，而后在Xilinx公司提供的相關IP核基礎上，根據實際工程需要對IP核邏輯層進行了改進與完善，與此同時保留IP核原有的緩沖核與物理層核。最后使用相關軟件對整個設計進行了仿真測試與硬件的實現，驗證了DSP芯片與FPGA芯片間數據交互的可行性與正確性，并將其應用于TD-LTE-A射頻一致性測試儀系統開發中。通過相關工程驗證，其工作可靠，滿足了實際工程中對數據傳輸的性能要求。

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Interface Design of LTE-A Baseband System Based on SRIO

ZHANG De-min,ZHANG Wei,XUE Yao

(College of Electronic Engineering,Chongqing University of Posts and Telecommunications,Chongqing 400065,China)

The traditional EMIF parallel interface in the TD-LTE-A wire-less comprehensive test instrument has been unable to meet the needs of the large number of data exchange between the chips.In view of this problem,a design scheme of serial high-speed embedded technology SRIO is proposed.The scheme realizes the interconnection between the DSP chip and the FPGA chip in the baseband system and is simulated with actually verified on the PCB board.The results show this scheme is correct and feasible,the average transmission rate of the SRIO is 2.09 Gb/s and can meet a large number of data interaction between the chips.

LTE-A;SRIO;FPGA;DSP

10.3969/j.issn.1003-3114.2017.02.21

張德民，張 巍，薛 堯.基于SRIO的LTE-A基帶系統接口設計[J].無線電通信技術,2017,43(2):83-86.

2016-11-15

重慶市教委科學技術研究項目(KJ1500428)

張德民(1955—)，男，教授，博士生導師，主要研究方向： 數字信號處理在通信中的應用。張 巍 (1987—)，男，碩士研究生，主要研究方向：TD-LTE-A基帶系統接口開發。

TN492

A

1003-3114(2017)02-83-4