一種高速并行位同步結構

唐婷

（中國西南電子技術研究所 四川 成都610036）

一種高速并行位同步結構

唐婷

（中國西南電子技術研究所 四川 成都610036）

針對高速數(shù)據(jù)解調器中的位同步，給出一種高速并行結構。通過實時更新濾波器系數(shù)，同時實現(xiàn)濾波、內插、抽取功能，濾波器組輸出速率降低為符號速率。給出了濾波器系數(shù)的計算過程及具體方法，分析結果表明該并行結構有效的降低了實時運算的復雜度。

位同步；并行結構；濾波器系數(shù)；內插

隨著衛(wèi)星技術和星上有效載荷技術的發(fā)展，衛(wèi)星數(shù)傳系統(tǒng)對信息傳輸速率的要求也越來越高，從過去的kbps提高到目前幾百Mbps，未來高速數(shù)傳系統(tǒng)傳輸速率將達G量級。隨著傳輸速率的提升，如何實時處理高速數(shù)據(jù)成為關鍵。

美國JPL實驗室在97年提出了APRX結構，采用并行結構實現(xiàn)高速全數(shù)字解調，國內也有許多針對高速數(shù)據(jù)解調方面的研究[1-12]。并行結構的解調器中的匹配濾波器個數(shù)與并行路數(shù)成比，資源消耗巨大，且位同步數(shù)據(jù)抽取需要大量選擇開關，成為FPGA實現(xiàn)的一個難點。文獻[13]研究了并行結構的頻域匹配濾波器設計，文獻[14-15]給出了一種頻域并行解調結構。

文中將匹配濾波與位同步相結合，通過實時更新濾波器系數(shù)，同時實現(xiàn)濾波、內插、抽取功能，濾波器組輸出速率降低為符號速率。降低了并行結構中匹配濾波器的數(shù)量，從而達到減少資源消耗的目的。給出了濾波器系數(shù)的計算過程及具體方法，分析了該結構的資源消耗情況。

1 傳統(tǒng)的并行位同步結構

傳統(tǒng)的并行位同步結構如圖1所示，M路并行數(shù)據(jù)首先通過M個并行濾波器進行濾波，濾波后的數(shù)據(jù)根據(jù)重采樣生成器提供的信息進行數(shù)據(jù)內插、數(shù)據(jù)抽取。該結構的濾波器數(shù)量為M，若濾波器階數(shù)為階，需要消耗2MN個乘法器。以M=32，N=64為例，乘法器數(shù)量高達4 096個。

數(shù)據(jù)抽取模塊每個時刻需要在M個數(shù)據(jù)中選取有效數(shù)據(jù)，有效數(shù)據(jù)可能出現(xiàn)在M路中的任意位置，且個數(shù)也不確定，因此可能性為種，以M=32為例，則可能性高達4 294 967 296種，選擇器的設計非常復雜。

2 本文的并行位同步結構

高速并行位同步結構如圖2所示，對載波環(huán)路輸出數(shù)據(jù)提取位同步誤差，誤差信息反饋到重采樣生成器，生成重采樣時刻和位置信息，通過尋址RAM獲得濾波器的系數(shù)，送入濾波器組。通過時實更新濾波系數(shù)完成濾波、內插和抽取3個功能。濾波器數(shù)量減為M/R個，因此資源消耗降到為原來的1/ R。并行濾波器組的輸入數(shù)據(jù)速率為系統(tǒng)采樣率fs，輸出數(shù)據(jù)速率降低為符號速率。

圖1 傳統(tǒng)并行位同步結構

圖2 高速并行位同步結構

3 并行位同步結構的詳細設計

3.1 濾波器系數(shù)計算

并行位同步結構的關鍵在于并行濾波模塊的設計，該模塊需要完成濾波、內插和抽取3個功能。設并行濾波前的數(shù)據(jù)為xo（n），并行路數(shù)為M。濾波器系數(shù)為fk，濾波器階數(shù)為N，則濾波器輸出x1（n+m）表示為：

位同步誤差控制重采樣頻率，使重采樣點能恢復出碼元最佳判決點和過零點的值。假設抽樣率為原采樣率的1/D，即每隔D-1個數(shù)據(jù)才有一個數(shù)據(jù)被抽取到，故其余D-1個數(shù)據(jù)無需進行計算，只需計算被抽取到的數(shù)據(jù)即可。

重采樣點的值可以根據(jù)重采樣時刻周圍幾個實際采樣點的值，通過內插獲得。內插方法有多種，文中選用了一種立方內插，內插公式：

其中，Y為內插的值，yi，i=-2，-1，0，1為內插點前后4個實際采樣得到的點，如圖3所示。

ci，i=-2，-1，0，1為4個內插系數(shù)，表達式如下：

圖3 內插值估計

假定重采樣發(fā)生在時刻，依據(jù)式（2）內插點x2可表示為：

將式（1）代入式（7）：

將上式分解可得：

從上式可以看出，只需通過計算獲得pi，i=-2，…，N，并將pi作為濾波器系數(shù)就可同時完成濾波和內插兩個功能。

由上述推導可知，fk固定不變，濾波器系數(shù)p是關于μ的函數(shù)。對μ在[0，1]間進行取值，并計算對應的系數(shù)p，將計算結果存儲在RAM中。在每個重采樣點時刻，根據(jù)μ進行尋址獲取系數(shù)p。

3.2 濾波器數(shù)量

當系統(tǒng)采樣率fs與符號速率不成整倍數(shù)時，每次重采樣時刻可能發(fā)生在并行M路數(shù)據(jù)中的任意一路或幾路。如果按照傳統(tǒng)設計思路，需要個并行濾波器同時工作，才能完全覆蓋每次重采樣時刻，但復雜度高。假定系統(tǒng)可處理的最大符號速率為fsmax，R= [fs/2fsmax]取整，則相鄰兩個重采樣時刻之間至少間隔R-1個系統(tǒng)時鐘，每R路數(shù)據(jù)可共用一個濾波器，則濾波器個數(shù)可減少為M/R個。假定R路并行數(shù)據(jù)對應的采樣時刻分別為q，q+1，…，q+R-1當重采樣發(fā)生在q+a時刻，a=0，1，…，R-1，內插值為：

每個重采樣時刻，根據(jù)當前μ值更新濾波器系數(shù)p，即可完成濾波、內插及數(shù)據(jù)抽取。

4 方案的分析與仿真實驗

4.1 系數(shù)離散化引入的內插誤差

采用matlab對離散化引入的內插誤差進行仿真，采用QPSK調制方式，發(fā)送和接收采用滾降系數(shù)為0.35的根升余弦濾波器，接收端采樣率分為符號率的4倍和8倍，μ在[0，1]的離散點總數(shù)分別為2、4、8、16、32以及連續(xù)取值。碼元長度10 000，進行1 000次仿真，計算均方根誤差如表1所示，由仿真結果可知，的離散點數(shù)量可取為8。

表1 均方根誤差比較

4.2 方案的復雜度分析

本方案的最大特點在于通過實時更新濾波器系數(shù)實現(xiàn)濾波、內插和抽取3種功能，減少了系統(tǒng)所需濾波器組的數(shù)量。下面將本方案（方案1）與傳統(tǒng)的時域濾波方案（方案2）、頻域濾波方案（方案3）所需乘法運算次數(shù)進行對比。設系統(tǒng)并行路數(shù)為M，濾波器階數(shù)為N階，則方案1完成并行濾波需要2M（N+ 3）/R個乘法器，方案2需要2MN個乘法器，方案3需要4（M+N-1）log2（M+N-1）+4（M+N-1）個乘法器。表2列出部分情況下各方案的乘法器消耗情況。由下表可知，本方案乘法器數(shù)量相對較小，且R越大效果越明顯。

表2 乘法器數(shù)量比較

4.3 方案的仿真驗證

采用matlab進行仿真，QPSK調制和8PSK調制方式，發(fā)送和接收采用滾降系數(shù)為0.35的根升余弦濾波器，接收端采樣率為符號率的4倍，μ離散點總數(shù)分別為8。碼元長度10 000，如圖4所示是解調后的信號星座圖。

5 結 論

文中對傳統(tǒng)的并行位同步結構進行改進，通過更新濾波器系數(shù)的方法同時實現(xiàn)并行濾波、并行內插和抽取功能。降低了濾波器輸出速率，減小了運算復雜度。適用于高速解調系統(tǒng)的位同步。

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A high-speed bit synchronization based on parallel architecture

TANG Ting
（Southwest China Institute of Electronic Technology，Chengdu 610036，China）

For bit synchronization in high-rate data transmission demodulator，a high-speed parallel architecture is presented.Filter coefficient is updated real-time to realize filter，interpolation，Decimation，and the output speed of filter banks is reduced to symbol rate.The calculation and realization for filter coefficient is given.Analysis shows the parallel architecture has low real-time computational complexity.

bit synchronization；parallel architecture；filter coefficient；interpolate

圖4 星座圖

TN85

：A

：1674－6236（2017）03-0158-04

2016-01-28稿件編號：201601274

唐 婷（1983—），女，四川成都人，碩士，工程師。研究方向：高速數(shù)傳技術。