基于二極管技術優化射頻集成電路的ESD

廖春連，王 健，翟 越

(中國電子科技集團公司第五十四研究所，河北 石家莊 050081)

基于二極管技術優化射頻集成電路的ESD

廖春連，王 健，翟 越

(中國電子科技集團公司第五十四研究所，河北 石家莊 050081)

在CMOS集成電路設計中，工藝尺寸不斷減小、柵氧厚度不斷變薄，對ESD提出更高的要求。尤其在射頻集成電路中，ESD的寄生電容對射頻性能將產生不可忽略的影響。基于二極管正向偏置對ESD電流的泄放能力，通過引入電感和電容對ESD脈沖的精確模擬，通過設計有效的有源RC電源鉗位電路，考慮到版圖電阻電容寄生對ESD的射頻性能的影響，提出3種版圖設計，對各種版圖進行了仿真，分析ESD和射頻性能，提出了最優的版圖，滿足射頻集成電路應用的ESD保護電路。

靜電泄放；射頻集成電路；二極管；電源鉗位

0 引言

隨著CMOS集成電路工藝發展，器件尺寸越來越小，結深越來越淺，在先進的工藝制程中，柵氧厚度可能只有幾納米甚至零點幾納米，靜電擊穿變得越來越容易。

據文獻[1]數據統計表明，集成電路失效產品中的37%是由ESD或者EOS(Electrostatic Discharge/Electrical Over Stress)所引起的。靜電泄放現象已成為影響CMOS集成電路可靠性的主要原因之一，因此ESD設計在行業內引起普遍關注。所謂的靜電泄放(ESD)現象是指當2個帶有不同電荷量的物體相互接觸時，電荷在2個物體之間發生的電荷轉移。集成電路產品通過I/O(輸入/輸出)引腳與外部相連，當I/O引腳與其接觸的物體電勢存在差別時，它們之間產生電荷轉移，形成較大的電流，可能對芯片造成嚴重的損傷，所以芯片的I/O需要進行ESD保護。

在低速應用場合中，由ESD引起的寄生對I/O的速率影響并不大，當I/O工作在射頻頻段，ESD寄生對射頻I/O的影響不可忽略，需要對射頻I/O進行優化設計。

1 ESD模型

ESD可分為3類模型：① 人體模型(Human Body Model,HBM)；② 機器模型(Machine Model,MM)；③ 器件充電模型(Charged Device Model,CDM)。這3類模型對集成電路的放電方式不一致，其等效電路也不一樣，如圖1(a)所示。圖中人體的等效電容Cesd為100 pF，人體的等效放電電阻Resd為1 500 Ω，除此之外，CHBM和LESD為人體寄生的串聯電容和電感，電容值約為1.5 pF，寄生電感約為75 μH，CB為封裝等因素引入的寄生并聯電容，約為幾個皮法。

機器模型與人體模型比較類似，等效模型電路如圖1(b)所示，但等效電阻(Resd)比人體等效電阻小得多，只有數十歐姆，等效電容調整到200 pF，其放電過程短，由于機器上寄生電感和電容耦合，其放電波形出現振蕩。當前一般不使用機器模型，只有在早期器件的手冊中才會看到。器件充電模型指帶電被測器件，當它接地瞬間，電荷會從器件泄放到地，其等效電路圖如圖1(c)所示。把器件等效成RCL串聯網絡，根據不同的器件封裝類型和CMD標準，瞬間電流峰值從5～15 Amp/kV，上升時間從200～500 ps。

(a) ESD人體模型

(b) ESD機器模型

(c) ESD器件充電模型圖1 ESD等效電路模型

表1對比了HBM、MM和CDM 3種模型的ESD脈沖波形特性和寄生參數。其中MM和CDM模型寄生電阻小，放電時間短，會產生很大的電流脈沖。因此，各模型的ESD等級定義不一致，從Okey、Safe到Super，HBM電壓等級為2 000 V、4 000 V和10 000 V；MM電壓等級為200 V、400 V和1 000 V；CDM電壓等級為1 000 V、1 500 V和2 000 V。

表1 ESD模型比較

其中HBM是目前半導體業界最常用的模型，也是集成電路在使用過程中經常遇到的靜電放電事件。人體通過摩擦會積累靜電荷，當未實施任何保護措施時，人體積累的靜電荷就會通過手持設備進入半導體器件，對器件進行放電。在人體上積累的電荷相當于100 pF電容上電荷，一個2 kV的電壓相當于電量為2×10-7C，這些電量通過一個1 500 Ω的電阻對集成電路進行放電，瞬間電量峰值將達到1.33 Amp(每1 000 V電壓對應電路未0.66 Amp)，放電上升時間為2～10 ns，維持時間約為150 ns。這個瞬時電流脈沖經半導體器件時很容易在內部累積熱量，從而導致其失效。

為了衡量器件在HBM模式下的ESD的能力等級，行業內制定了相應的HBM測試標準，國際上主要有JEDEC STANDARD (EIA/JESD22-A114)[3]標為GJB 548B-2005《微電子器件試驗方法和程序Test methods and procedures for microelectronic device》[4]，本文主要基于GJB研究射頻集成電路ESD設計優化技術。在該標準中規定了ESD分級試驗電流波形，如圖2所示。

圖2 HMB模型ESD電流脈沖波形

圖2中,tr和td分別為上升時間和延遲時間。根據GJB規定ESD等級共分7級，對應的失效電壓如表2所示，本文設計目標是在S波段設計ESD等級為2級的射頻集成電路。

表2 器件HMB模型ESD失效閾值分級

2 ESD方案設計

ESD脈沖打擊方式分別有以下6種：

① PS：VSS接地，正ESD脈沖加入I/O引腳，對VSS放電，VDD與其他引腳浮空；

② NS：VSS接地，負ESD脈沖加入I/O引腳，對VSS放電，VDD與其他引腳浮空；

③ PD：VDD接地，正ESD脈沖加入I/O引腳，對VDD放電，VSS與其他引腳浮空；

④ ND：VDD接地，負ESD脈沖加入I/O引腳，對VDD放電，VSS與其他引腳浮空；

⑤ Pin-to-Pin Positive-mode：被測引腳接正ESD脈沖，其他I/O引腳接地，VDD和VSS浮空；

⑥ Pin-to-Pin Negative-mode：被測引腳接負ESD脈沖，其他I/O引腳接地，VDD和VSS浮空。

滿足6種ESD打擊方式保護結構如圖3所示。

圖3 多電源域整體ESD方案

因此芯片中的每一個I/O引腳都需要提供4個方向上的ESD保護。通常射頻集成電路包含多種功能，為使各功能模塊之間相互隔離噪聲，一般采用多電源域方案[5]。在電源不同電源域之間加入隔離二極管，既能保證隔離噪聲，又能形成良好的ESD電路通路。每組電源地之間需要提供POWER CLAMP和反向連接二極管，分別提供電源到地和地到電源的ESD通路。圖中VDD2和VDD1為相同的電源電壓，如果電壓相差較大，可以多使用幾個二極管串聯，但這會在ESD事件發生時2個電源域之間壓降升高，影響ESD性能。

射頻集成電路設計ESD時[6]，需要考慮保護電路寄生電容對電路性能的影響。當頻率低于1 GHz時，傳統的數字集成電路ESD方案就可以直接使用；當頻率從1～5 GHz時，需要在對射頻性能影響可接受的范圍內進行優化ESD寄生電容；當頻率從5～10 GHz時[7]，需要對射頻電路和ESD保護電路進行協同設計，利用電感使它與寄生電容在合適頻段產生諧振；當頻率超過10 GHz時，需要在片外進行ESD保護設計[8]。

I/O引腳的ESD保護有多種方案，低閾值可控硅技術(LVTSCR)，柵極接地NMOS(GGNMOS)技術和二極管技術(diode)。3種技術各有特點，就電流能力而論，LVTSCR技術電流泄放能力為50 mA/μm,GGNMOS為8～10 mA/μm,二極管為50 mA/μm。因此，在射頻集成電路中[9]，一般采取LVTSCR和二極管技術，以降低過大的ESD寄生電容對射頻性能的影響。但LVTSCR技術難以控制開啟電壓，需要準確的工藝參數進行工藝仿真，求解電磁場，才能有效設計ESD保護電路?；谝陨系难芯?，本文基于二極管加有源POWER CLAMP方案優化ESD電容方法實現射頻ESD防護的設計。

本文基于SMIC 0.13 μmRF CMOS工藝，研究L波段射頻集成電路ESD保護設計。包含2組電源分別為1.2 V和3.3 V。I/O引腳ESD電路如圖4所示。該結構為二極管加POWER CLAMP結構。M1到M6組成POWER CLAMP。M1到M3為PMOS管電阻，C1為NMOS管電容，M4和M5組成反相器，M6管為ESD電流泄放管，pdio33和ndio33為ESD二極管。

圖4 ESD結構

當PAD出現NS或者PD脈沖時，ESD電流直接通過正偏到地或電源；當PAD上出現PS脈沖時，ESD電流通過pdio33、M6到地，形成回路保護內部器件；當PAD上或者ND脈沖時，ESD電流通過M6、ndio33形成電流回路。

由于POWER CLAMP是通過RC時間常數來判斷是否是ESD事件還是正常芯片上電，所以RC時間常數大于ESD脈沖上升時間，小于正常上電時間[10]。在HBM模型中ESD上升時間約幾ns，正常上電時間約幾ms，所以RC時間常數通常設置在μs級[11]。本設計中采用MOS管的溝道電阻和柵源電容作為電阻和電容，能有效的節省版圖面積。對RC時間常數進行仿真，結果如圖5所示，帶寬為670 kHz，對應的時間常數為1.49 μs。

圖5 Power clamp 時間常數仿真

3 POWER CLAMP ESD仿真

電源地之間的POWER CLAMP采用RC觸發NMOS管實現ESD保護結構的二極管包括多Pdio和Ndio二極管。對二極管和POWER CLAMP仿真前，需要模擬HBM脈沖，脈沖模擬的是否準確，決定設計的成敗。本文在ESD等效電路的基礎上加入寄生電容C2和寄生電感L1，如圖6所示。C2和L1值的大小影響ESD脈沖的上升時間、最高電流值和下降時間等參數。

圖6 ESD脈沖模擬電路

采用該模擬脈沖發生電路產生的ESD仿真波形如圖7所示。電流峰值1.33A mp，上升時間6.28 ns，下降時間145 ns，與相關標準一致。但ESD上升時間太快時，會導致能量迅速釋放，導致器件擊穿。

按照圖7模擬的ESD脈沖，對圖4的ESD電路進行ESD打擊仿真，圖8為PD、PS打擊方式，圖9為ND、NS打擊方式，圖10為IO到IO的打擊方式。圖8和圖9打擊方式比較類似，所以仿真結果基本一致。直接對電源地放到的PD模式和NS模式，由于ESD電流回路經過二極管，所以壓降比較小，約1.8 V，比起6 V的擊穿電壓，這2種打擊方式設計余量較大。而PS和ND模式，ESD電流回路經過二極管和大尺寸的NMOS管，所以壓降較大，約4.8 V，只有1.2 V的設計余量，但仍滿足設計要求。

圖7 人體模型2 000V ESD脈沖

圖8 人體模型PD和PS仿真波形

圖9 人體模型ND和NS仿真波形

圖10為IO到IO的打擊方式，由于這種打擊方式ESD電流需要經過2個二極管和1個大尺寸的NMOS管，所以這種方式ESD壓降最大，對設計的要求較高。通過優化二極管面積，調整POWER CLAMP的時間參數，在傳統的IO FILLER之間加入ESD泄放路徑，最終使得設計仍然有0.5 V的設計余量，滿足要求。

圖10 人體模型IO到IO仿真波形

二極管的設計需要觸發電壓小，正常工作漏電流小，ESD承受能力強，導通電阻小，面積小的特點。由于采用的防護方案都是雙二極管加POWER CLAMP的設計，需要二極管正向導通電阻小才能達到ESD防護失效電流高的情況，對二極管的優化主要是版圖設計，包括參數尺寸、金屬布線以及二極管的形狀。

4 ESD寄生參數優化

基于射頻電路設計ESD，不僅需要考慮ESD電流泄放能力，而且需要對版圖進行優化，減少寄生電容[12]。對于0.13 μm CMOS工藝，其柵氧層厚度約2.6 nm，柵氧擊穿電壓(BVox)約6 V。為實現2 000 V(對應電流為1.3 A)的ESD保護電路，整個ESD保護電路的電阻應該小于Rmax，Rmax計算公式如下：

Rmax=BVox/IESD,

(1)

式中，BVox為6 V，IESD為1.33A，Rmax為4.5 Ω。

表3 各種尺寸二極管寄生參數比較

pdio33反偏電容從180 fF(反偏電壓0.5 V)，到135 fF(反偏電壓2.0 V)，反偏電壓增大，pn結變寬，結電容變小。ndio33反偏電容從227 fF(反偏電壓0.5 V)，到182 fF(反偏電壓2.0 V)，反偏電壓增大，pn結變寬，結電容變小。

版圖結構如圖11所示，寄生電容：C(到襯底)為254 fF，集中在圖中標注為A的區域；PAD的寄生電容特別大，占主要部分；CC電容包括CC到地71 fF，CC到電源91 fF?？偟募纳娙轂?16 fF。

圖11 二極管寄生

版圖優化方法一，如圖12所示，去掉PAD下M2、M3、M4等3層金屬，M1通過CT與襯底連接，寄生電容：C(到襯底)為162 fF，集中在圖中鈍化開口方塊中；PAD的寄生電容特別大，占主要部分；CC電容包括CC到地71 fF，CC到電源91 fF。總的寄生電容為324 fF。

圖12 焊盤結構

版圖優化方法二，去掉PAD下M2、M3、M4等3層金屬，M1通過CT與襯底連接。PAD至內部的連線包括金屬2/3/43層，優化方法2中去掉第2層的連接線，以優化寄生電容。寄生電容：C(到襯底)為134 fF，CC電容包括CC到地53 fF，CC到電源62 fF。總的寄生電容為249 fF。

版圖優化方法三，去掉PAD下M2、M3、M4等3層金屬，M1通過CT與襯底連接。PAD至內部的連線包括金屬2/3/4共3層，優化方法2中去掉第2層的連接線，同事減小PAD的大小，從80×80減小到59×57，以優化寄生電容。寄生電容：C(到襯底)為104 fF，CC電容包括CC到地53 fF，CC到電源62 fF。總的寄生電容為219 fF。

5 結束語

在對基于二極管的射頻集成電路ESD方案設計中，比較GGMOS、SCR和二極管的靜電泄放能力，在沒有代工廠工藝參數的條件下采用二極管和有源POWER CLAMP設計了滿足HBM2000V的ESD保護電路，通過模擬ESD脈沖波形對各種ESD模式進行了SPICE仿真，并分析版圖寄生來源，提出了版圖優化方法，使總的寄生電容優化到219 fF，有效地降低了ESD電路對射頻性能的影響。

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[5] 杜曉陽.CMOS射頻集成電路片上ESD防護研究 [D].杭州：浙江大學，2009．

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Optimization of ESD in RF IC Based on Diode Technology

LIAO Chun-lian ,WANG Jian,ZHAI Yue

(The 54th Research Institute of CETC,Shijiazhuang Hebei 050081,China)

In CMOS integrated circuits design,the process geometries continue to decrease,and the thickness of gate oxide gets thinner,which puts forward higher requirements for ESD.Especially in RF integrated circuits,parasitic capacitance of ESD on the RF performance will have a negligible impact.Based on the current discharge capacity of the forward bias diode,inductance and capacitance are introduced to get accurate simulation of ESD pulses.Effective active RC power clamp circuit is designed,in consideration of the influence of layout resistance capacitance parasitic on the RF performance of ESD. Three layout designs are proposed,and their simulations are performed.Analysis of the ESD and RF performance is provided and an optimal layout is presented.The ESD protection circuit can meet the application for the RF integrated circuit.

Electrostatic discharge;radio frequency integrated circuit;diode;power clamp

10.3969/j.issn.1003-3114.2017.03.21

廖春連，王 健，翟 越. 基于二極管技術優化射頻集成電路的ESD [J].無線電通信技術,2017,43(3):85-90.

[LIAO Chunlian,WANG Jian, ZHAI Yue .Optimization of ESD in RF IC Based on Diode Technology [J].Radio Communications Technology, 2017,43(3):85-90.]

2016-12-15

國家重大專項(2013ZX03006006)

廖春連(1982—)，男，工程師，主要研究方向：射頻集成電路設計。王 健(1988—)，男，助理工程師，主要研究方向：集成電路版圖設計。

TN4

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1003-3114(2017)03-85-6