基于FPGA和DDS的頻率步進信號源的設計與實現

許文浩+屈樂樂+殷文浩

摘要：本文基于FPGA和DDS技術設計實現了一種頻率步進信號源系統。系統是通過編寫硬件描述語言Verilog，以QuartusⅡ軟件為工具以FPGA為載體完成對DDS在波形頻率、跳躍間隔、起始頻率、終止頻率等方面的控制和調節。該系統可以產生10-50MHz的頻率步進信號，步進頻率可調節，輸出的信號具有頻譜純度高、頻率分辨率高和頻率轉換速度快等優點，該系統可以廣泛應用于通信、雷達等領域。

關鍵詞：FPGA；DDS；頻率步進信號源

中圖分類號：TN74 文獻標識碼：A 文章編號：1007-9416（2017）01-0147-01

1 引言

隨著數字信號理論和超大規模集成電路的發展，在頻率合成領域出現直接數字頻率合成（DDS）技術，DDS技術是一種全數字化的波形發生技術，其頻率分辨率高、調頻時間短、頻率穩定度高。目前的專用集成DDS芯片頻率單片可達1GHz，在各種信號源系統中得到了廣泛的應用。

現場可編程門陣列（FPGA）是近年來發展迅速的大規模、高密度的可編程邏輯器件。FPGA具有高度的靈活性，長生命周期性，可反復編程修改等特點，從而使其在通信、數據處理、網絡、工業控制、軍事和航空航天領域中得到迅速普及和廣泛應用。

2 基本原理

利用FPGA完成對DDS芯片的時序配置和工作控制，通過DDS芯片AD9854實現對步進信號源的設計，利用LCD1602直接顯示出調制波形的工作參數信息。

2.1 基于DDS芯片AD9854的介紹

AD9854數字合成器是CMOS型DDS單片集成電路，采用了先進的DDS技術，該芯片具有極高的工作頻率、方便靈活的外部接口、多種信號輸出形式等特點。AD9854的結構如圖1所示。它的主要原理為：片內整合了兩路高速、高性能的正交D/A轉換器和高速比較器，可以實現數字合成的正交I路和Q路輸出。在高穩定度時鐘的驅動下，AD9854將產生一個高穩定的頻率、相位、幅度可編程的正弦和余弦信號，作為振蕩器用于通信、雷達等領域。

2.2 頻率參數計算

當時鐘信號f到來時，相位累加器對頻率控制字FTW進行線性累加，從累加得到的相位碼中取n位有效位對波形存儲器進行尋址，輸出相應的幅度碼，再經過DAC得到階梯波，最后通過低通濾波器LPF得到所需的連續變化的信號波形。系統時鐘頻率f、輸出信號頻率F和頻率控制字 FTW的關系為

FTW=F*2N/f

式中： FTW（頻率控制字）是一個定義數字，N為相位累加器的資源。

3 基本構成

DDS擴展模塊板主要由一片2路模擬輸出的AD9854DDS芯片，以及兩片AD8009高速運算放大器組成，可以滿足對于高速信號產生的要求，借助FPGA核心模塊板，通過模式控制和頻率字控制實時產生點頻、掃頻、ASK、FSK等各種形式的模擬信號信號。

4 性能測試

對整個10-50MHz工作帶寬內進行多個頻點的輸出測試，結果如圖2所示。

5 結語

基于FPGA和DDS芯片AD9854能夠靈活方便地實現步進信號源的設計與實現，并在10-50MHz頻率范圍內實現任何的單頻輸出和掃頻輸出信號。