基WM8731S的FPGA信息處理系統(tǒng)設(shè)計(jì)

符敏

摘要近幾年，嵌入式數(shù)字音頻產(chǎn)品受到越來(lái)越多消費(fèi)者的青味。數(shù)字語(yǔ)音Ic與嵌入式單片機(jī)相結(jié)合，設(shè)計(jì)更靈活。體積小、擴(kuò)展能力強(qiáng)，利用Verilog HDL硬件描述語(yǔ)言開發(fā)的基于FPGA的音頻編解碼芯片控制器，通過(guò)有限序列沖激響應(yīng)FIR數(shù)字濾波器進(jìn)行濾波處理，以獲得高質(zhì)量的音頻信號(hào)。

關(guān)鍵詞音頻信號(hào)；WM8731S；先入先出存儲(chǔ)器

中圖分類號(hào)TP3

文獻(xiàn)標(biāo)識(shí)碼A

文章編號(hào)2095-6363（2017）04-0095-02

1.概述

1.1論文研究的目的及意義

目前用VHDL進(jìn)行電路設(shè)計(jì)，可以經(jīng)過(guò)綜合與布局，燒錄至FPGA上進(jìn)行測(cè)試，是硬件集成電路設(shè)計(jì)驗(yàn)證的技術(shù)主流。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件，是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。數(shù)字語(yǔ)音集成電路與嵌入式微處理器相結(jié)合，首先降低了產(chǎn)品研發(fā)成本，其次系統(tǒng)更小、耗電低，況且使設(shè)計(jì)更簡(jiǎn)單，電路擴(kuò)展方便且體積小，應(yīng)用前景更廣，如無(wú)人駕駛、5G技術(shù)、消費(fèi)電子產(chǎn)品、排隊(duì)機(jī)、報(bào)警以及報(bào)站器等。

1.2系統(tǒng)總體設(shè)計(jì)方案

FPGA的開發(fā)相對(duì)于傳統(tǒng)Pc、單片機(jī)的開發(fā)有很大不同，F(xiàn)PGA的邏輯是通過(guò)向內(nèi)部靜態(tài)存儲(chǔ)單元加載編程數(shù)據(jù)來(lái)實(shí)現(xiàn)的，存儲(chǔ)在存儲(chǔ)器單元中的值決定了邏輯單元的邏輯功能以及各模塊之間或模塊與I/0間的聯(lián)接方式，并最終決定了FPGA所能實(shí)現(xiàn)的功能，F(xiàn)PGA允許無(wú)限次的編程。FGPA芯片對(duì)WM8731進(jìn)行控制，使得WM8731對(duì)音頻信號(hào)進(jìn)行濾波處理。隨著百萬(wàn)門級(jí)FPGA的推出單片系統(tǒng)成為可能。為了支持SOPE的實(shí)現(xiàn)方便用戶的開發(fā)與應(yīng)用altera還提供了眾多性能優(yōu)良的宏模塊、IP核以及系統(tǒng)集成等完整的解決方案。這些宏功能模塊、IP核都經(jīng)過(guò)了嚴(yán)格的測(cè)試使用這些模塊將大大減少設(shè)計(jì)的風(fēng)險(xiǎn)縮短開發(fā)周期并且可使用戶將更多的精力和時(shí)間放在改善和提高設(shè)計(jì)系統(tǒng)的性能上而不是重復(fù)開發(fā)已有的模塊。

2.系統(tǒng)的處理

2.1本音頻信號(hào)處理系統(tǒng)

本音頻信號(hào)處理系統(tǒng)以WM8731芯片為處理平臺(tái)，以FPGA芯為控制中心，控制音頻解編碼芯片WM8731對(duì)輸入的音頻信號(hào)進(jìn)行濾波處理，以獲得高品質(zhì)的音頻數(shù)字信號(hào)，再將高品質(zhì)的音頻數(shù)字信號(hào)輸出到信號(hào)接收端。由音頻編解碼模塊電路、控制器模塊、時(shí)鐘分頻模塊、I^{2c時(shí)序接口模塊、I2c控制字配置模塊、I2s時(shí)序接口及音頻數(shù)據(jù)處理模塊、FIFO先進(jìn)先出存儲(chǔ)器設(shè)計(jì)、帶通數(shù)字濾波設(shè)計(jì)8部分構(gòu)成。}

2.2各部分電路原理

1）時(shí)鐘分頻模塊由于要使WM8731工作，此主時(shí)鐘頻率依照該芯片工作的不同模式有12.288MHz、18.432MHz、11.2896MHz以及16.9344MHz這4中頻率可選。

2）I^{2c時(shí)序接口模塊。實(shí)現(xiàn)對(duì)I2c時(shí)序的模擬，控制SCLK（數(shù)據(jù)時(shí)鐘）和SDAT（數(shù)據(jù)線）將存放在I2c_data中的24位控制字串行發(fā)送給W～8731，該模塊例化于I2c控制字配置模塊之中，以實(shí)現(xiàn)對(duì)該芯片的控制字寫入。}

3）I^{2c控制字配置模塊。分別為：MODE、CSB、SDIN和SCLK。對(duì)應(yīng)功能為控制接口選擇線、片選或地址選擇線、數(shù)據(jù)輸入線和時(shí)鐘輸入線。它具有2線和3線兩種模式。本文采用2線模式對(duì)WM8731進(jìn)行控制。為MPU接口。選擇MODE為0時(shí)為2線模式。}

4）I^{2s時(shí)序接口及音頻數(shù)據(jù)處理模塊。將18.432MHz的主時(shí)鐘分頻，產(chǎn)生均為48kHz的數(shù)模轉(zhuǎn)換和模數(shù)轉(zhuǎn)換采樣率時(shí)鐘以及對(duì)應(yīng)的數(shù)字音頻時(shí)鐘（BELK）。除此之外，在此模塊中還調(diào)用了I2s串行數(shù)據(jù)轉(zhuǎn)并行數(shù)據(jù)模塊，并定義變量state作為串并變換的起始標(biāo)志。}

5）FIFO先進(jìn)先出存儲(chǔ)器，是一種非常基本，使用非常廣泛的模塊。

3.系統(tǒng)的軟件設(shè)計(jì)及調(diào)試

軟件分為控制器模塊程序、時(shí)鐘分頻模塊、I^{2c總線時(shí)序模塊、12S時(shí)序接口及音頻數(shù)據(jù)處理模塊。本系統(tǒng)是基于FPGA的音頻編解碼芯片控制器，用以實(shí)現(xiàn)對(duì)語(yǔ)音芯片WM8731的控制。在整個(gè)系統(tǒng)中，用到了標(biāo)準(zhǔn)MIC、Line-in、Line-out接口、2個(gè)開關(guān)按鍵以及3個(gè)按鈕式按鍵。FPGA器件主要通過(guò)12C總線給語(yǔ)音芯片WM8731經(jīng)行控制字配置。初始化完成后，音頻數(shù)據(jù)從MIC或LineIn輸入，經(jīng)過(guò)A/D轉(zhuǎn)換后，數(shù)字信號(hào)再進(jìn)入FIFO，再經(jīng)過(guò)FIR數(shù)字濾波處理，之后成為串行的數(shù)字信號(hào)并由12S總線傳入FPGA器件。經(jīng)過(guò)串并變換等處理之后，再經(jīng)過(guò)D/A轉(zhuǎn)換由LineOut通過(guò)耳機(jī)輸出。在調(diào)試過(guò)程中，始終選擇主模式，DACSEL始終置為數(shù)字信號(hào)輸出。在測(cè)試中，WM8731能夠輸出高品質(zhì)的音頻信號(hào)。}

寫入相對(duì)簡(jiǎn)單，只需要在時(shí)鐘上升沿來(lái)臨之時(shí)使能wrreq和寫入data，當(dāng)然還需要判斷FIFOfull信號(hào)。時(shí)序圖如下，在第一個(gè)時(shí)鐘之前使能wrreq信號(hào)，在第一個(gè)時(shí)鐘及以后的幾個(gè)時(shí)鐘上升沿FIFO判斷wrreq有效并且讀入數(shù)據(jù)。

隨著FPGA器件及相關(guān)技術(shù)的不斷發(fā)展和完善，邏輯設(shè)計(jì)師、硬件工程師或系統(tǒng)工程師更多的選用EDA技術(shù)進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)和開發(fā)。本設(shè)計(jì)方案基于FPGA技術(shù)，將12C總線控制器、音頻數(shù)據(jù)處理12S總線模塊和各個(gè)數(shù)字控制模塊都設(shè)計(jì)在FPGA內(nèi)部。極大地提高了系統(tǒng)的集成度和穩(wěn)定性、電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。