基于FPGA的納秒量級脈沖寬度精確測量研究

于龍洋，劉曄，孫培欽，張耀勻

（西安交通大學(xué)電氣工程學(xué)院，陜西 西安 710049）

基于FPGA的納秒量級脈沖寬度精確測量研究

于龍洋，劉曄，孫培欽，張耀勻

（西安交通大學(xué)電氣工程學(xué)院，陜西 西安 710049）

為使測量光電開關(guān)發(fā)出的數(shù)字脈沖寬度的精度達(dá)到1ns和掌握光電開關(guān)的實時工作狀態(tài)。該文通過基于FPGA精確測量法的直接計數(shù)法和移相計數(shù)法進(jìn)行測量，得出移相計數(shù)法的測量誤差在1ns左右，并驗證其設(shè)計的正確性和有效性。設(shè)計通信系統(tǒng)和上位機(jī)軟件進(jìn)行實時監(jiān)控，通信系統(tǒng)采用成熟的串口RS232通信方式，用PFGA設(shè)計串口通信模塊，實現(xiàn)將數(shù)據(jù)傳輸?shù)焦た貦C(jī)；再用LabVIEW編寫上位機(jī)軟件，便于工作人員直觀觀察數(shù)據(jù)并存儲數(shù)據(jù)到Excel，實驗結(jié)果證明測量系統(tǒng)可靠、有效。

納秒量級；FPGA；串口通信；LabVIEW

0 引言

隨著控制技術(shù)的發(fā)展，精確監(jiān)控光電開關(guān)的工作狀態(tài)是工程實際急需解決的問題，其測量精度達(dá)到納秒量級也是工業(yè)自動化技術(shù)發(fā)展到一定階段的需求。文獻(xiàn)[1]提出的基于DSP結(jié)合混沌算法實現(xiàn)的精度測量算法雖然有著廣泛的應(yīng)用前景，但是其系統(tǒng)非常復(fù)雜，且成本高。文獻(xiàn)[2]提到利用鈮酸鋰晶體的電光效應(yīng)，其研制可用于測量納秒量級脈沖電壓的傳感器，但是其誤差范圍在5～7ns，達(dá)不到1ns的誤差要求。文獻(xiàn)[3]基于移相技術(shù)的脈沖寬度測量方法能實現(xiàn)納秒量級測量，且提供了測量數(shù)字脈沖的思路，但所需晶振頻率達(dá)到250MHz，且FPGA芯片價格昂貴，因此本文在此基礎(chǔ)上進(jìn)一步改進(jìn)其移相技術(shù)算法來降低倍頻時鐘信號，實現(xiàn)低成本的可靠測量系統(tǒng)。論文在脈沖寬度測量方面采用了直接計數(shù)法和移相技術(shù)法兩種算法，并且設(shè)計了FPGA與上位機(jī)之間的通信。通信系統(tǒng)采用成熟的串口RS232通信方式，LabVIEW在測量領(lǐng)域內(nèi)是比較普遍的應(yīng)用軟件，與C++等編程語言相比，其圖形化語言易理解，存在一定優(yōu)勢。

1 測量原理

1.1 直接計數(shù)法

利用FPGA內(nèi)部鎖相環(huán)（PLL）模塊將外部輸入晶振頻率倍頻到1GHz，使得周期變?yōu)? ns，將其時鐘作為計數(shù)器時鐘對外部脈沖進(jìn)行計數(shù)，這樣其計數(shù)誤差最大不會超過1ns。因此，使用FPGA內(nèi)部計數(shù)器對鎖相環(huán)（PLL）倍頻的1GHz進(jìn)行計數(shù)從而達(dá)到納秒量級的精度，再等待光電開關(guān)產(chǎn)生的外部脈沖信號進(jìn)入[4-6]。以光電開關(guān)產(chǎn)生的正脈沖為例，設(shè)置計數(shù)器上升沿觸發(fā)開始以PLL模塊產(chǎn)生的1GHz進(jìn)行計數(shù)，以外部脈沖的下降沿為結(jié)束。計數(shù)結(jié)果為外部脈沖寬度，其誤差在1ns左右。時鐘為1GHz，一旦外部脈沖產(chǎn)生其上升沿將觸發(fā)計數(shù)器開始計數(shù)，等待外部脈沖下降沿到來停止計數(shù)器工作，最終計數(shù)器累計數(shù)值為測得外部脈沖寬度。算法整體框圖如圖1所示。

圖1 直接計數(shù)法

由于FPGA內(nèi)部有許多IP核，如加法器、FIFO、PLL、COUNTER已經(jīng)集成，不需要進(jìn)行編程可以直接設(shè)置需要的IP核，為實現(xiàn)各種算法提供了極大便利。FPGA鎖相環(huán)模塊如圖2所示。PLL模塊的inclk0為外部輸入晶振輸入端，c0為PLL模塊倍頻輸出端口。通過對PLL模塊進(jìn)行設(shè)置使c0達(dá)到1GHz。計數(shù)器模塊如圖3所示。clock為時鐘輸入端，與c0相連，cin為外部脈沖輸入端，sclr為清除端，在外部脈沖下降沿到來之后將計數(shù)器清0，以便對下一個到來的外部脈沖重新計數(shù)。q為32位的計數(shù)寄存器，用于儲存計數(shù)結(jié)果。將計數(shù)器設(shè)置為上升沿使能從而達(dá)到本次實驗所需要求[7]。為模擬產(chǎn)生一個外部脈沖，在FPGA內(nèi)部模擬了一個高脈沖來測試搭建的測量模塊，設(shè)計了一個脈沖發(fā)生器，脈沖發(fā)生模塊算法流程如圖4所示。圖中a與b為一個常量且a

圖2 PLL模塊的配置

圖3 counter模塊的配置

圖4 脈沖發(fā)生器算法

1.2 移相計數(shù)法

直接計數(shù)法使測量精度達(dá)到納秒量級就必須使用更為高端的FPGA芯片，其性價比不高。本文介紹一種基于FPGA的移相計數(shù)法，可以用中低端FPGA實現(xiàn)其精度，從而極大地降低成本[7-8]。

為實現(xiàn)外部脈沖信號納秒量級精確測量，本文結(jié)合數(shù)字移相技術(shù)，設(shè)計了改進(jìn)型移相脈沖寬度測量技術(shù)，其優(yōu)勢在于FPGA無需倍頻至1GHz，就能實現(xiàn)1ns的誤差精度。由于FPGA內(nèi)部鎖相環(huán)（PLL）設(shè)置時鐘多輸出功能和各輸出時鐘相位功能，使得多個時鐘信號輸出各產(chǎn)生一定的相位差來等效1GHz的時鐘信號。原理如圖5所示。

圖5 移相計數(shù)法測量原理

通過FPGA內(nèi)部鎖相環(huán)移相功能，F(xiàn)PGA的晶振所產(chǎn)生的50MHz時鐘信號進(jìn)行相鄰信號依次相差45°處理，例如以第1路輸出時鐘信號CLK相位為0°，那么其他信號則依次為CLK45°、CLK90°、CLK135°、CLK180°、CLK225°、CLK270°、CLK315°，然后用FPGA內(nèi)部鎖相環(huán)多路輸出功能產(chǎn)生這8路時鐘信號，原理如圖6所示。然后將8路信號分別驅(qū)動一個計數(shù)器，8個計數(shù)器分別用N1、N2、N3、N4、N5、N6、N7和N8表示。據(jù)此可以精確測量出外部脈沖寬度t，其計算公式為

式中f為8路時鐘信號的頻率。

對8路時鐘信號所驅(qū)動的計數(shù)器的計數(shù)值進(jìn)行相加相當(dāng)于采用了8倍頻的時鐘頻率為8f的信號來測量外部脈沖信號，即時鐘信號的周期1/8，從而在不提高時鐘頻率的情況下實現(xiàn)精度要求，其等效的時鐘信號如圖6所示。由圖可見，在計數(shù)時鐘頻率為125MHz時，這種測量方法可得到時鐘頻率為1GHz的等效時鐘，從而使測量精度達(dá)到要求，并且大部分中低端FPGA內(nèi)部鎖相環(huán)都可以實現(xiàn)125MHz的時鐘信號。文獻(xiàn)[3]提到的4路輸出移相的方法相當(dāng)于PLL模塊要輸出250MHz的輸出時鐘頻率，然而這種頻率在中低端FPGA的鎖相環(huán)倍頻不是很穩(wěn)定，從而使測量不精確，無法達(dá)到要求。

圖6 1GHz等效的8路時鐘信號

移相測量方法依然在直接計數(shù)法的基礎(chǔ)上，等待外部脈沖到來，其上升沿使能8個計數(shù)器開始計數(shù)，等到外部脈沖下降沿到來停止計數(shù)，將8個計數(shù)值再通過FPGA內(nèi)部的加法器相加，最終數(shù)值為數(shù)字脈沖寬度。總體算法框圖如圖7所示。

圖7 總體算法

實驗所使用的FPGA是在ALTERA公司的Quartus II環(huán)境下選用Cyclone IVE系列的EP4CE15F17C8芯片進(jìn)行設(shè)計并仿真[9-11]，此芯片鎖相環(huán)（PLL）模塊最多有5路時鐘信號輸出，因此必須使用兩個鎖相環(huán)模塊產(chǎn)生8路時鐘信號，其中每個鎖相環(huán)產(chǎn)生4路時鐘信號，第3個鎖相環(huán)是為了產(chǎn)生采樣頻率而設(shè)置，由于每一路時鐘信號的頻率為125MHz，根據(jù)香農(nóng)采樣定理，采樣頻率必須不低于最大采樣信號的2倍，所以經(jīng)過多次實驗用鎖相環(huán)3產(chǎn)生300MHz的采樣頻率。8個時鐘信號各自驅(qū)動計數(shù)器，等待外部脈沖到來與結(jié)束，將計數(shù)結(jié)果加和后送出。

實驗依然使用鎖相環(huán)模塊，不過這次使用2個鎖相環(huán)模塊產(chǎn)生8路依次相差45°時鐘信號，并且每路信號經(jīng)鎖相環(huán)倍頻到125MHz。仿真如圖8所示。

圖8 PLL配置的8路時鐘信號

圖中inclk0為外部輸入晶振50MHz，PLL1的c0、c1、c2、c3為頻率125MHz的時鐘輸出，相位角分別為0°、45°、90°、135°，PLL2的c0、c1、c2、c3也為頻率125MHz的時鐘輸出，相位角分別為180°、225°、270°、315°，從而形成8路相位依次相差45°的時鐘輸出來驅(qū)動計數(shù)器。其原理為在脈沖計數(shù)法基礎(chǔ)上，采用8個計數(shù)器計數(shù)。計數(shù)器的clock分別連接鎖相環(huán)的8路輸出時鐘信號，然后再用加法器將計數(shù)器輸出值相加。

2 測量系統(tǒng)設(shè)計

2.1 串口通信

經(jīng)FPGA測量出的信號可以通過串口RS232與PC機(jī)相連傳輸數(shù)據(jù)，電腦上位機(jī)用LabVIEW軟件開發(fā)平臺開發(fā)，將測得數(shù)據(jù)顯示在上位機(jī)軟件上。

實驗的開發(fā)板上帶有串口RS232，再接一個串口與USB的轉(zhuǎn)接線連接PC機(jī)，與下位機(jī)的串口通信也使用轉(zhuǎn)接線來完成。FPGA與工控機(jī)或PC機(jī)的整體框架如圖9所示。

整體思路是將關(guān)電開關(guān)產(chǎn)生的脈沖經(jīng)過FPGA移相脈沖計數(shù)法處理得到精確的脈沖時間，放入FPGA內(nèi)部緩沖器FIFO中，等待串口通信模塊空閑時發(fā)送FIFO內(nèi)的數(shù)據(jù)到PC機(jī)的COM端口，用LabVIEW設(shè)計上位機(jī)軟件將脈沖時間數(shù)據(jù)顯示在PC機(jī)上[12-13]。首先，必須設(shè)計一個緩存器FIFO，因為外部脈沖任意時刻都可能產(chǎn)生，一旦外部脈沖產(chǎn)生會觸發(fā)8個計數(shù)器模塊開始計數(shù)得到的計數(shù)結(jié)果直接通過串口模塊發(fā)送，PC上將顯示整個計數(shù)器計數(shù)的所有數(shù)據(jù)，所以設(shè)計FIFO就是在外部脈沖下降沿到來觸發(fā)FIFO寫使能，將最終計數(shù)結(jié)果存入到FIFO中等待串口發(fā)送模塊發(fā)送給PC機(jī)。串口通信模塊如圖10所示。

圖9 系統(tǒng)結(jié)構(gòu)

圖10 串口通信模塊

圖中FIFO模塊已經(jīng)集成在串口通信模塊中，引腳CLK為125MHz，RSTn為復(fù)位引腳，Write_Reg_Sig為FIFO寫使能，F(xiàn)IFO_W rite_Data為寫入FIFO的數(shù)據(jù)，TX_Pin_Out為串口232發(fā)送引腳。在串口通信方面，F(xiàn)IFO起著非常重要的數(shù)據(jù)緩沖的作用，如果串口通信沒有FIFO來緩存數(shù)據(jù)，有可能測量系統(tǒng)將測量的數(shù)據(jù)傳輸?shù)酱诎l(fā)送模塊時，串口發(fā)送模塊處于忙狀態(tài)，導(dǎo)致傳輸?shù)臄?shù)據(jù)丟失從而導(dǎo)致測量系統(tǒng)的性能變差，這在工程設(shè)計方面是絕對不允許的。

2.2 上位機(jī)設(shè)計

首先，F(xiàn)PGA將測量數(shù)據(jù)發(fā)送至PC機(jī)COM口，使用LabVIEW搭建一個串口接收模塊，由于串口接收的是字符串，需進(jìn)行處理后再送入表格中顯示出來。編寫的軟件界面分為串口號、數(shù)據(jù)緩沖區(qū)和表格3個部分。其中串口號就是來選擇FPGA串口所連接的COM口，數(shù)據(jù)緩沖區(qū)為所選串口中的數(shù)據(jù)，表格是將數(shù)據(jù)緩沖區(qū)的數(shù)據(jù)進(jìn)行處理后顯示的顯示控件。

串口RS232每次發(fā)送一幀，每一幀為11位，包括1個起始位、1個結(jié)束位、1個校驗位和8個數(shù)據(jù)位。一幀有效位為8位，然而光電開關(guān)的數(shù)字脈沖寬度在幾微秒到幾百微秒之間，遠(yuǎn)超過8位數(shù)據(jù)的范圍，因此將FPGA測量數(shù)據(jù)設(shè)為32位以滿足需求，將32位測量數(shù)據(jù)分成4組8位數(shù)據(jù)放入FIFO中等待串口發(fā)送模塊傳輸。通過串口接收模塊接收FPGA串口發(fā)送模塊傳輸?shù)淖址琒tring Subset模塊截取相應(yīng)的8位數(shù)據(jù)，經(jīng)數(shù)值化處理過后整合成32位數(shù)字脈沖寬度，再傳輸至Build Table與Write to spread sheet File模塊中顯示。

3 實驗結(jié)果與分析

3.1 直接計數(shù)法的結(jié)果與分析

在Quartus II環(huán)境下選用Cyclone IVE系列的EP4CE15F17C8芯片對設(shè)計進(jìn)行驗證，并用邏輯分析儀查看結(jié)果。如圖11所示，為120 ns寬度的脈沖信號。圖中clk50m為外部輸入晶振50MHz，sync_in為外部脈沖信號，add1為計數(shù)器計數(shù)值。可以看出，計數(shù)器最終計數(shù)的值為132 ns與設(shè)定的外部脈沖120ns相差12ns，誤差已經(jīng)遠(yuǎn)遠(yuǎn)超過了1ns范圍，說明實驗使用的中低端PFGA芯片無法實現(xiàn)1ns的精度，無法直接倍頻穩(wěn)定1GHz的時鐘信號，對于低成本測量系統(tǒng)來說，直接計數(shù)法不適用。

3.2 移相計數(shù)法的結(jié)果與分析

用脈沖產(chǎn)生模塊產(chǎn)生60，2600，18000ns，實驗結(jié)果見圖12～圖14。圖中，clk50m是外部50MHz的晶振，sync是脈沖產(chǎn)生模塊產(chǎn)生的被測量脈沖，result是8個計數(shù)器計量結(jié)果，由于選用的采樣頻率是300MHz，所以無法完整的從邏輯分析儀中看PLL模塊倍頻的125MHz，如果再提高采樣頻率由于這個型號FPGA自身的硬件設(shè)備原因?qū)o法進(jìn)行實驗。

脈沖寬度設(shè)定值與實驗測量值見表1。由表可見，比較脈沖寬度設(shè)定值與測量值可知，其誤差為1ns左右，符合設(shè)計目標(biāo)。

表1 脈沖寬度實際值與測量值

圖11 實驗結(jié)果

圖12 60ns脈沖波測量結(jié)果

圖13 2600ns脈沖波測量結(jié)果

圖14 18000ns脈沖波測量結(jié)果

3.3 上位機(jī)界面測試

實驗用FPGA內(nèi)部脈沖發(fā)生器產(chǎn)生60 ns的高脈沖進(jìn)行實驗，實驗結(jié)果如圖15所示。圖中表格中顯示的數(shù)據(jù)跟Quartus II的邏輯分析儀顯示的被測數(shù)據(jù)一致，足以證明串口發(fā)送模塊設(shè)計的準(zhǔn)確性，其中數(shù)據(jù)緩沖區(qū)3B為字符串16進(jìn)制顯示，轉(zhuǎn)化成10進(jìn)制數(shù)值就是表格Table中的數(shù)據(jù)。

圖15 60ns實驗結(jié)果

雖然本文實現(xiàn)了對FPGA測量數(shù)據(jù)可視化顯示，但是一旦關(guān)閉工控機(jī)軟件顯示在表格中的數(shù)據(jù)也會隨之消失，無法對測量數(shù)據(jù)進(jìn)行保存。LabVIEW則提供了數(shù)據(jù)保存相關(guān)的集成模塊能將測量系統(tǒng)傳輸?shù)臄?shù)據(jù)及時保存。通過編程在工控機(jī)軟件基礎(chǔ)上采用Excel來保存系統(tǒng)測量數(shù)據(jù)，并且測量數(shù)據(jù)能實時傳輸?shù)紼xcel中，且在工控機(jī)軟件關(guān)閉的情況下，會將測量數(shù)據(jù)緊接著上組數(shù)據(jù)下方進(jìn)行儲存。實現(xiàn)保存測量數(shù)據(jù)的功能。

4 結(jié)束語

針對基于FPGA設(shè)計的兩種脈沖寬度測量方法，直接計數(shù)法雖然原理較為簡單，但是一般中低端FPGA很難能倍頻1GHz時鐘信號，高端FPGA雖然能實現(xiàn)算法，但成本過高。

在基于直接計數(shù)法的基礎(chǔ)上，改進(jìn)了第一種算法的局限性，設(shè)計了基于移相測量算法，其優(yōu)點為鎖相環(huán)模塊不需要直接倍頻到1GHz，通過8路時鐘信號依次相差45°來等效1GHz的時鐘信號，每一路時鐘信號僅125MHz頻率，使得多數(shù)中低端FPGA的鎖相環(huán)模塊都可以得以實現(xiàn)，極大地降低了整個測量系統(tǒng)的成本。

在串口通信方面，采用了簡單可靠的串口RS232的數(shù)據(jù)傳輸方式，實現(xiàn)了與工控機(jī)之間的基本通信，這種方式優(yōu)點突出，可靠性高、成本低、易實現(xiàn)，但是有線通信的局限性比較突出使得工控機(jī)必須在一定范圍內(nèi)，距離過遠(yuǎn)會影響通信質(zhì)量。隨著工程需求可以進(jìn)一步將有線串口通信改成無線通信，能符合大部分工程需求。

LabVIEW是一種G語言編寫模式，圖形化編程對于編程人員來說易上手，可以節(jié)約大量開發(fā)時間，并且在做測量系統(tǒng)方面有著較大優(yōu)勢，有很多集成好的模塊可以直接應(yīng)用，例如串口通信模塊，通過LabVIEW編寫工控機(jī)實現(xiàn)PFGA測量數(shù)據(jù)的傳輸，實現(xiàn)了整個測量系統(tǒng)的功能。

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（編輯：李妮）

A nanosecond level measurement method of pulse w idth based on FPGA

YU Longyang，LIU Ye，SUN Peiqin，ZHANG Yaoyun
（School of Electrical Engineering，Xi’an Jiaotong University，Xi’an 710049，China）

In order to make the width of digital pulse generated by photoelectric switch reach the precision of 1ns approximately grasp the real-time working state of the photoelectric switch.This paper proposed two FPGA-based accurate measurement methods to measure the precision，directing counting method and phase shift counting method were included.The experiments show that the error of the phase shift counting method is about 1 ns，which verifies its correctness and effectiveness.The communication system and software of IPC were also designed in this paper.The communication system used a RS232 serial interface and the serial communicationmodule transfers data to the IPC was designed by FPGA；IPC software was written by LabVIEW，which enables the data to be observed intuitively and stored to Excel easily.The experimental results show that the design of the system is correct and effective.

nanosecond；FPGA；serial communication；LabVIEW

A

1674-5124（2017）05-0005-06

10.11857/j.issn.1674-5124.2017.05.002

2016-09-18；

2016-11-20

于龍洋（1992-），男，陜西寶雞市人，碩士研究生，專業(yè)方向為控制理論與科學(xué)。