高速并行調制器的設計與實現

李 然，王建新

（南京理工大學 電子工程與光電技術學院，江蘇 南京210094）

高速并行調制器的設計與實現

李 然，王建新

（南京理工大學 電子工程與光電技術學院，江蘇 南京210094）

為了提高高速調制器的處理速率，給出了一種高速并行調制器的設計方案。該方案將差分編碼、成形濾波等處理模塊全部轉化為并行結構，從而在系統主時鐘頻率受限的情況下進一步提高了處理速率，并對這些功能模塊的實現結構進行了優化，以減少資源消耗，便于FPGA實現。測試結果表明，該方案能夠顯著提高調制器的處理速率。

高速；并行結構；調制；FPGA

隨著信息技術和通信技術的發展，人們對信息傳輸速率的要求越來越高，如對高清電視、視頻會議等服務的需求日益高漲，從而對調制解調這一制約傳輸速率的環節提出了更高的速率要求。傳統的高速調制解調器多為高速模擬調制解調器。隨著數字芯片處理速度的不斷提高，可靠性更高、靈活性更大的高速數字調制解調器得到了越來越廣泛的應用[1-3]。

而高速數字調制解調器的速率仍會受限于其所采用的數字信號處理芯片的最高處理速度。在諸多數字芯片中，FPGA的處理速度最快，常用于高速信號處理領域。而FPGA的處理速率主要受限于其主時鐘頻率。若采用傳統的串行調制技術就難以突破主時鐘頻率對調制速率的限制。若想進一步提高調制速率，就必須先將高速數據分流到各個支路以降低速率，其后采用并行結構進行處理[4-6]。

文中對差分編碼、成形濾波等各個調制步驟的并行處理算法進行了研究，將這些模塊轉化為并行結構，從而在時鐘頻率受限的情況下提高了處理速率，并對這些結構進行了深度優化，以減少資源消耗，便于FPGA實現。

1 高速并行調制器

為了在符號速率一定的情況下傳輸更多的信息，高速調制解調器一般采用較高階的調制方式進行調制。但越高階的調制方式對信道特性和信噪比的要求也越高，因此需要在傳輸速率與誤碼率性能之間進行權衡。目前投入使用的高速調制解調器多采用QPSK調制。但隨著高速通信系統對傳輸速率及傳輸帶寬要求的不斷提高，QPSK這樣的低階調制越來越難以滿足需求。如今MQAM、MAPSK等更高階調制得到了越來越多的研究和應用。文中選擇了16QAM作為調制方式，這種調制方式能夠很好地兼顧傳輸速率和誤碼率性能，很適合應用于高速調制解調中[7-9]。

采用并行結構時，若并行的路數越多，處理速率相應就越高，但同時實現的復雜度也越高，資源消耗也就越大。另外，成形濾波時內插的倍數會影響后續并行的支路數，從而也會影響資源消耗的情況。本文選擇了8路并行，4倍內插的結構進行實現，以平衡處理速率與資源消耗。

高速并行調制器的設計框圖如圖1所示。具體過程為：1比特的高速輸入數據流經高速FIFO緩沖后以4比特為一個單位，分流到8個支路上，然后對8個支路上的數據進行并行差分編碼，并行映射，內插，并行成形濾波和并行上變頻，最后由高速FIFO并串轉換為一路輸出。其中并行映射模塊實現較為簡單，由于映射的結果只依賴于本支路當前的輸入值，不需要考慮其它支路，因此只需將串行的映射模塊復制到各個支路即可。

圖1 高速并行調制器設計框圖

2 并行結構設計與優化

并行結構可以在時鐘頻率受限的情況下，提高處理速率。但并行結構需要考慮各個支路之間的相互影響，因此需要研究相應的并行實現算法。另外并行實現結構的資源消耗很大，還需對各個模塊進行優化以盡可能降低資源消耗。下面將討論各個模塊的并行實現結構及優化方法。

2.1 并行差分編碼

16QAM信號具有四相相位模糊，因此需要采用差分編碼來解相位模糊。又因為限定每個符號所在象限的只是前兩比特數據，所以只需對前兩比特數據進行差分編碼即可[10]。因此中國廣播電影電視行業標準（GY/T 170-2001）[11]里建議對QAM信號進行如下方式的差分編碼：

式中 Ak，Bk為編碼前符號的高兩位，Ik，Qk為編碼后符號的高兩位，⊕為模2加。

由編碼公式（1）（2）可以看出，當前的編碼結果Ik，Qk不僅依賴于當前的輸入值Ak，Bk，還依賴于上一次編碼結果Ik-1，Qk-1。但在并行調制時，因為輸入值是并行輸入的，除第一條支路外的各支路都要先等待各自上一路的編碼結果算出才能進行編碼。在時鐘頻率受限的情況下，除第一條支路外的各支路就來不及處理后續的輸入數據了。

為解決這一矛盾，就需要由編碼公式（1）（2）推出一個并行編碼公式，在該并行編碼公式中，各個并行支路當前的編碼結果須僅依賴于當前的輸入值和已計算出的編碼結果。這樣才能完成并行差分編碼。下面將對此進行推導。

記編碼函數為f（X，Y），其中X表示上一次編碼結果即（Ik-1，Qk-1），Y 表示當前輸入值即（Ak，Bk）。f（X，Y）為當前的編碼結果即（Ik，Qk）。該函數具體映射關系如表1所示。

表 1 f（X,Y）映射表

Y第n個輸入值為an，第n個編碼結果為bn，差分編碼的初始值為s。則各個編碼結果為：

由式（3）中各式迭代可得：

為了對式（4）進行化簡，需要先證明如下等式：

使用Matlab枚舉的值，再根據表1分別計算等式兩邊的結果，發現始終相等，由此證得等式成立。根據式（5）可對式（4）進行如下化簡：

由表 1 易得：f（00，B）=B 所以

令 cn=f（f（L f（f（00，a1），a2）L，an-1），an）代入式（7）

由式（8）可知，以s為初始值對an進行編碼得到的結果bn與以00為初始值an對進行編碼得到的結果 cn之間存在映射關系 bn=f（s，cn）。因此只需以 s為上一次編碼結果對cn再進行一次映射即可得到bn。由此本文提出了一種差分編碼的并行實現結構。圖2為8路并行時并行差分編碼的實現結構框圖。每個時鐘周期輸入的8路數據先以00為初始值進行編碼，在輸出前再以上一次并行編碼的第8路輸出結果為上一次編碼結果再映射一次，就實現了并行差分編碼。

圖2 差分編碼的并行實現框圖

圖中映射模塊表示編碼函數f（X，Y），從其上輸入端輸入的值為X，即上一次編碼結果，下輸入端輸入的值為Y，即當前輸入值。

2.2 并行濾波

并行濾波有兩種實現結構，即時域并行濾波和頻域并行濾波。

時域串行濾波的公式為：

式中，xn為輸入，hi為濾波器系數，yn為輸出。

則L路并行濾波時，濾波器第j路的第k個輸出為：

由式（10）可知，時域并行濾波各支路的輸出都由M個輸入與濾波器系數相乘再累加得到。圖3為32路并行濾波，濾波器為33階的情況下時域并行濾波的實現框圖。

圖3 時域并行濾波實現框圖

頻域并行濾波，需先通過DFT變換將多路并行信號轉換到頻域上，通過重疊保留法或重疊相加法來實現分段處理，再在頻域上乘以相應的頻域濾波系數來實現濾波，最后經IDFT變換將信號再轉換回時域。

由上文可知，時域并行濾波未經優化共需進行33×32×2次乘法。首先，由于濾波前進行了4倍內插，即每4位數據中有3位為0，不需要進行計算。考慮到這一點，實際只需進行（3×8＋9）×8×2=33×8×2次乘法。其次，本文選用的濾波器系數是對稱的，因此又可節省一部分乘法器，據此優化后只需進行25×8×2次乘法。最后，由于在后續的上變頻操作中選取了特殊的本振，使得I/Q兩路的濾波器輸出有一半用不到，根據這一情況，可對I/Q兩路的濾波器分別進行優化，又可減少一半的乘法器。最終時域并行濾波只需進行25×8次乘法。而頻域并行濾波經優化后僅IFFT就至少需進行352次乘法，所以頻域并行濾波比時域并行濾波所需進行的乘法次數多得多。

因此本文采用時域并行濾波結構以降低資源消耗。

2.3 并行正交上變頻

正交上變頻公式如下：

則L路并行時，并行正交上變頻公式如下：

可見并行正交上變頻，就是將各個支路的調制信號與對應的載波幅度值相乘。顯然如果載波頻率與采樣頻率為整數倍關系的話，那么各個支路要乘上的載波幅度值就是一定的，這樣可降低結構的復雜度，方便FPGA實現。因此可設置載波頻率為采樣頻率的1/4。

為了避免進行乘法以進一步節省資源，載波的4 個點可選取（1，0，-1，0）這 4 個點去與成形濾波器輸出相乘。這樣只需將輸入的32路并行I/Q信號的某些路取反，某些路延時，其余路清零即可，完全不需要使用乘法器。若載波幅度不設為1，則應選擇2的整數次冪，這樣就可通過移位來進行乘法，以避免使用乘法器。另外由于載波信號的I路與Q路正交，即載波的I路為±1則Q路為0，Q路為±1則I路為0，因此上變頻后的輸出必然只與I/Q兩路中的一路有關，公式中的加法運算也不需要進行。這樣選取載波上的點可以大大減少資源消耗。具體實現框圖如圖4所示。

圖4 并行正交上變頻實現框圖

3 實驗測試

測試系統的架構如圖5所示，具體過程為：由Matlab產生一段隨機數，加載到ROM中，循環讀出作為調制器的輸入，經高速并行調制器調制后，使用在線調試軟件Chipscope通過JTAG接口將輸出信號讀出。再在Matlab中對輸出信號進行解調，并與輸入信號進行對比。測試的硬件平臺為Xilinx公司的ML605開發板，可提供最高700 MHz的時鐘[14-15]。

圖5 實驗測試框圖

若輸入時鐘頻率為600 MHz，即比特速率為600 Mbps時，系統可正確實現調制功能，解調得出的星座圖如圖6所示，圖中各點非常集中顯示調制性能良好。若輸入時鐘頻率提高至700 MHz，也可正確實現調制功能，但解調出的星座圖中點更分散，性能較差。

圖6 輸入時鐘頻率為600MHz時解調星座圖

理論上，該方案可在系統主時鐘頻率一定的情況下，將調制速率提高到傳統串行調制器最高速率的32倍。但由于測試中采用的FIFO難以滿足那么高的輸入輸出時鐘頻率要求，限制了處理速率的提高。若直接并行輸入輸出，則可進一步提高處理速率。經實驗測試表明，直接并行輸入輸出時，可將主時鐘頻率提高至100 MHz，理論上對應比特速率為3.2 Gbps，調制器仍然能正確調制，且性能良好。因此若能采用專門的高速輸入輸出FIFO即可實現更高的處理速率。

4 結束語

文中研究了調制過程中各個步驟的并行實現算法，從而將各個處理模塊轉化為了并行實現結構，突破了FPGA[16-17]主時鐘頻率對調制器處理速率的限制，進一步提高了調制器的處理速率，并對各個處理模塊進行了深度優化，減少了資源消耗，且便于FPGA實現。測試結果表明，該方案能夠顯著提高調制器的處理速率。

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Design and realization of high-rate parallel modulator

LI Ran，WANG Jian-xin
（School of Electronic and Optical Engineering，Nanjing University of Science and Technology，Nanjing 210094，China）

In order to improve the processing rate of high-rate modulator，a design scheme of high rate parallel modulator is presented.The scheme transforms all processing modules such as differential coding and shaping filter into parallel structure to improve the processing rate further in the condition of the frequency of system major clock restricted，and optimizes the implementation structure of each function module to reduce the consumption of resources and be easy to the FPGA implementation.The test result indicates that the scheme can improve the processing rate of the modulator significantly.

high-rate；parallel structure；modulation；FPGA

TN914

：A

：1674－6236（2017）13-0099-05

2016-05-25稿件編號：201605244

李 然（1991—），男，江蘇淮安人，碩士研究生。研究方向：高速調制解調技術。