基于三角函數內插法的Gardner位定時同步環的FPGA實現

邱文靜

（南京熊貓漢達科技有限公司，江蘇 南京 210014）

基于三角函數內插法的Gardner位定時同步環的FPGA實現

邱文靜

（南京熊貓漢達科技有限公司，江蘇 南京 210014）

位定時同步是全數字接收系統中的關鍵組成部分，對系統性能有重要影響。Gardner定時同步環結構簡單便于工程實現，三角函數內插法結構簡單內插精度高。文章將三角函數內插法應用于Gardner定時同步環，降低了實現難度。

三角函數內插法；位定時；Gardner算法

在加性高斯白噪聲（Additive White Gaussian Noise，AWGN）信道條件下，根據最佳接收機理論導出的相關解調器或者匹配濾波器都必須在t=T時刻抽樣判決，這里T是符號周期。t=T是最佳抽樣判決時刻，超前或者滯后都會使誤碼率增加。在全數字無線通信接收系統中，收發雙方通常采用完全獨立的基準時鐘源，兩個時鐘源的頻率不可能完全匹配，再加上信號在傳輸過程中的延時一般未知，以及噪聲等的影響，導致在接收采樣過程中，最佳采樣點不能直接采樣得到，從而影響后續解調判決結果。這就需要對采樣信號進行處理，獲得最佳采樣點。Gardner等通過分析異步采樣對全數字接收機帶來的影響，提出了基于內插的同步算法。

本文針對實際系統的需求，搭建了一種適用于PSK的通用的Gardner位定時同步電路。其中的插值濾波器采用了實現結構簡單，內插精度高，適合于FPGA實現的三角函數內插算法。在Modelsim上對該電路進行了仿真，并進行了FPGA實現。該方案已經應用于實際系統中，能穩定可靠工作，性能良好。

1 Gardner位定時同步環模型

Gardner位定時同步環主要由內插濾波器、定時誤差檢測（Timing Error Detection，TED）、環路濾波器和控制器四部分組成。其基本結構如圖1所示。

在該模型中，位同步的實現具體過程是，TED模塊產生誤差信號，經過環路濾波和控制器運算后產生了由overflow控制的內插時刻基準點和由μ控制的小數時間間隔，內插濾波器通過反饋過來的插值時刻信息進行插值操作，產生的數據送給TED模塊產生新的定時誤差信號，以逐步調整內插時刻，從而使信號盡可能地接近最佳采樣點的值。

圖1 位定時環路結構

2 FPGA實現及其Modelsim仿真

FPGA實現的頂層框圖如圖2所示，由三角函數插值濾波器、定時誤差檢測、環路濾波、插值控制等部分組成。本文仿真采用了BPSK調制方式，升余弦濾波器的滾降系數為1，采樣數據經過與發端一致的平方根升余弦匹配濾波器，采樣速率為每個符號4個采樣點，設置本端采樣周期與1/4個符號周期相比較偏小的T/512。具體模塊描述如下。

圖2 FPGA實現頂層

內插濾波器選用了內插精度高、適合于FPGA實現的三角函數內插濾波器，如圖2中的triangle_inerp模塊。該內插算法使用三角函數多項式代替傳統的代數多項式，其中三角函數多項式的系數可以通過對N個采樣點做N點離散傅立葉變換得到（N為插值需要的采樣點數）。在實際應用中，N為4時就已經能夠滿足精度要求，且此時算法的實現結構非常簡單。本設計采用三角函數內插的系數以及內插結果表達式。

定時誤差檢測采用了Gardner算法，提取一個誤差信號一個符號只需要兩個采樣點，容易實現且不受載波相位偏移的影響。環路濾波采用鎖相環中常用的比例積分結構，它具有較好的跟蹤性能，兩個系數K1和K2決定了環路的調整精度和速度。這兩部分由上述公式中的trace模塊完成。在本設計中環路濾波器的參數btr_c1和btr_c2通過右移位的方式實現乘法器功能，節省了資源提高了工作頻率。同時兩個參數對外放開，當應用環境發生變化時，可以通過外圍電路重新配置。圖4給出了該模塊中定時誤差處理的結果，依次是定時檢測誤差，環路濾波器比例支路的處理結果，積分支路的處理結果，以及提供給插值控制電路的控制字。此外該模塊還輸出最佳采樣點的符號值供后級電路解調判決。

插值控制部分是內插濾波器的時序控制控制單元，由公式中的interp_ctrl模塊完成。本設計采用了遞減的模1計數器型NCO，工作時鐘為采樣時鐘，NCO相位累加器的累加值為η(m+1)=(η(m)－W(m))mod1，其中的W(m)由環路濾波器輸出的誤差信號控制，工作時鐘為符號時鐘，其更新表示為W(n)=1/2+err(n)。當η(m)＜0時，NCO向下溢出，其周期約為1/W(m)≈2，為兩個采樣時鐘或者是1/2個符號周期，該時刻表示插值的基準點位置。所以有一個符號插值兩個點滿足了Gardner定時誤差檢測器的要求。當NCO向下溢出發生時，插值的小數間隔便可以由μk=η(mk)/W(mk)計算得出。圖5給出了本次仿真中上述各工作時鐘的時序關系，由上往下依次是采樣時鐘，環路濾波器輸出定時誤差信號的時鐘，插值時鐘，符號時鐘，由圖5可以看出各個工作時鐘滿足設計的需求，能保證該模塊的正常工作。

圖3 插值間隔及查找表結果

圖4 定時誤差處理結果

圖5 插值控制模塊時鐘關系

3 結語

本文設計了一種適用于PSK調制方式的基于三角函數內插法的Gardner通用位定時同步環，并進行了FPGA實現和Modelsim仿真。在設計中從多方面優化了系統，降低了系統的資源開銷。仿真和實際測試表明該位定時同步環路性能良好，穩定可靠。

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FPGA implementation of Gardner Bit timing synchronization loop based on trigonometric polynomial interpolation

Qiu Wenjing
（Nanjing Panda Electronic Co., Ltd., Nanjing 210014, China）

Bit timing synchronization is one of the key component of all digital receiver, which directly affects the performance of the system. Gardner timing recovery loop has a simple structure, which is easy for engineering realization, trigonometric polynomial interpolation has a simple structure and enjoys high interpolation performance. In this paper, trigonometric interpolation method is applied to Gardner Bit timing synchronization loop and it reduces the dif fi culty of implementation.

trigonometric polynomial interpolation; bit timing synchronization; Gardner algorithm

邱文靜（1982— ），女，江蘇南京。