簡易數字信號傳輸性能分析儀的設計與實現

周嘉偉

摘要：設計了一套簡易數字控制的信號傳輸性能分析儀，包括由數字信號發生器、信道模擬低通濾波器等組成的數字信號發送模塊、信號傳輸和數字信號接收分析模塊三部分，通過觀察接收信號的眼圖估計系統傳輸性能。發送端通過線性移位寄存器構成數字信號發生器，碼元速率調整通過程控數字時鐘模塊實現步進可調，低通濾波器采用三階巴特沃斯有源濾波器。接收端通過低通濾波、信號整形后進行同步信號提取、解碼和眼圖顯示。經過嚴格測試，解碼的曼徹斯特編碼數據與發送端完全一致，同步信號穩定可靠，系統運行穩定。

關鍵詞：信號傳輸；ARM；編碼；眼圖；

中圖分類號：TM391.9文獻標識碼：A

Abstract：A simple digital control signal transmission performance analyzer is designed，comprising a digital signal generator，analog lowpass filter composed of digital signal transmission module，signal transmission and digital signal analysis module of the three part，and it can estimate the transmission performance of the system through the eye diagram observation of the received signal.The sender consists of digital signal generator through a linear shift register ，and symbol rate adjustment realizes step adjustable through program digital clock module，and low pass filter adopts three order Butterworth filter.The receiving end extracts synchronous signal ，decodes and displayes the eye diagram through the lowpass filtering and signal shaping.After rigorous testing，the decoding of the Manchester encoded data is completely consistent with the transmitter，the synchronization signal is stable and reliable，and the system is stable.

Key words：signal transmission；ARM；encoding；eye diagram

1引言

隨著數字通信技術的日益發展和應用，數字傳輸技術的應用也越來越多，其中數字信號傳輸性能分析儀就是非常重要的一種，而數字信號傳輸分析儀設計的關鍵問題就是碼間干擾和信道噪聲問題，針對以上兩個問題，廣大科研工作者做了大量的工作，比如文獻[1]至[6]采用FPGA作為為數字信號發生模塊和分析模塊控制芯片，其設計思路比較簡單，而且容易實現，最后其測試結果能夠比較精確地通過測量眼圖的幅度來分析不同信道環境對信號傳輸的信號完整性及碼間串擾的影響。采用FPGA作為控制芯片設計數字信號傳輸儀是一種比較理想的設計方法，但是本文選擇ARM作為控制芯片，設計了一種簡易的數字信號傳輸性能分析儀，同樣取得不錯的效果，而且設計成本更低，因此有一定的借鑒價值。

2系統實現

整個系統包括信號產生、信號傳輸與信號接收與分析三部分組成。信號產生與傳輸部分由STM32微處理器、數字信號發生器（用于產生信源）、曼徹斯特編碼器、低通濾波器、高速偽隨機信號發生器（用于模擬信道噪聲）、加法器及相應的鍵盤顯示模塊組成。信號接收與分析電路由低通濾波器、信號整形電路、STM32微處理器組成。系統總體框圖如圖2所示。

3理論分析與計算

3.1m序列數字信號發生器

m序列是帶線性反饋的移位寄存器產生的周期最長的序列。根據給定特征多項式的最高階次確定移位寄存器的最大長度，將相應抽頭進行異或運算后送入移位寄存器的反饋輸入端，即可實現特征多項式所描述的m序列。以本設計數字信號 為例，其對應的線性反饋移位寄存器原理框圖如圖2所示。

圖2f1（x）的m序列發生器

32低通濾波器

本文要求設計三個低通濾波器，其截止頻率分別為100 kHz、200 kHz、500 kHz，帶外衰減不少于40 dB/十倍頻程，則采用有源濾波器要求2階或者2階以上；要求通帶增益在0.2-4.0范圍內可調，可采用程控放大器實現增益調整。

33同步信號提取

數字信號V1經過低通濾波器后得到信號V2，將V2與噪聲V3疊加得到信號V2a。將V2a信號經過一個大于600 kHz的低通濾波器，進一步濾除帶外噪聲，并將此信號通過兩級遲滯比較器整形便于下一步處理。對于NRZ信號，無需提取同步信號，直接利用V1-clock作為觸發信號進行眼圖顯示。曼徹斯特編碼中同步時鐘頻率為碼元速率T3的兩倍，故同步時鐘周期T4=T3/2；跳變沿包含時鐘和數據信息，故可通過捕捉跳變沿觸發產生周期性的方波信號來獲得同步時鐘。進一步觀察可以發現，曼徹斯特編碼中只有兩種脈寬，當捕捉長脈寬的下降沿進行觸發時將產生同步時鐘，當捕捉短脈寬的下降沿觸發時將產生與上述同步時鐘反相的時鐘信號。因此用STM32進行連續兩次捕捉，當捕捉到一個上升沿后，讀取延時一個T3后的電平，若為高電平即開啟下降沿捕捉，當下一個下降沿到來時觸發STM32產生周期為T4方波信號，即為同步時鐘；若為低電平則忽略本次操作，繼續下次捕捉。由于STM32的主頻高達72 MHz，而本系統中的數據率最大為100 kHz，所以采用軟件方法完全可以實現同步提取。endprint

34眼圖顯示方法

眼圖是指通過用示波器觀察接收端的基帶信號波形，從而估計和調整系統性能的方法。其測試方法可以用一個示波器跨接在抽樣判決器的輸入端，然后調整示波器水平掃描周期，以與碼元周期同步。結合本設計具體情況，將數字信號V1經過模擬信道傳輸（濾波和疊加噪聲）后的信號V2a送入示波器Y軸輸入端，然后采用V1-clock或經數字信號分析電路提取的同步時鐘信號V4-syn接示波器X軸作為同步觸發信號，即可得到V2a的眼圖。

4系統硬件電路和軟件程序設計

41數字信號發生器設計

根據上述的m序列發生器設計原理，本設計要求數字信號特征多項式的最高階次為8，因此只需一片八位移位寄存器74LS164，其進行異或運算后，反饋至移位寄存器輸入端，其電路原理圖如圖3所示。

42偽隨機信號發生器電路設計

設計要求偽隨機信號特征多項式最高階次為12，因此需要兩片移位寄存器74LS164級聯構成得到所需的信號，然后通過外圍電路形成一個閉環控制系統。另外由電位器分壓組成的信號幅度調節器，其原理圖如圖4所示[7]。

43整形電路設計

經過濾波器輸出的信號，其范圍比價寬廣，因此可以在比較器的前段接兩個二極管，可以起到鉗位作用，然后經過放大器后的信號送入遲滯比較器，得到所需要的信號，其原理圖如圖8所示[8] [9]。

45軟件程序設計

本系統軟件基于ARM微處理器STM32，所有代碼采用C語言編寫，發送端與接收端數據處理流程圖如圖6和圖7所示[10]。

5實驗結果及分析

51技術指標

本設計是2011年全國電子設計比賽試題，其設計內容和指標為：1.基本要求：

（1）衰減器指標：衰減量40±2 dB，特性阻抗50 Ω，頻帶與放大器相適應。

（2）放大器指標：

a） 諧振頻率：f0 =15 MHz；允許偏差±100 kHz；

b） 增益：不小于60 dB；

c）3 dB 帶寬：2Δf0.7 =300 kHz；帶內波動不大于2 dB；

d） 輸入電阻：Rin=50 Ω；

e） 失真：負載電阻為200 Ω，輸出電壓1 V 時，波形無明顯失真。

（3）放大器使用3.6 V穩壓電源供電（電源自備）。最大不允許超過360 mW， 盡可能減小功耗。

2.發揮部分

（1）在-3 dB 帶寬不變條件下，提高放大器增益到大于等于80 dB。

（2）在最大增益情況下，盡可能減小矩形系數Kr。

（3）設計一個自動增益控制（AGC）電路。AGC 控制范圍大于40 dB。 AGC 控制范圍為：20lg（Vomin/Vimin）-20lg（Vomax/Vimax）。

52測試結果及分析

（1）數字信號發生器測試數據如表1所示。

（2）三路低通濾波器測試

采用正弦波信號對三路低通濾波器性能進行測試，帶外衰減及-3 dB截止頻率測試數據如表2所示，通帶增益測試數據如表3所示。

（3）偽隨機信號發生器測試

測試偽隨機信號V3數據率為 9.99 Mbps，誤差為1 %。

測試偽隨機信號V3峰峰值為 102 mV，誤差為2 %。

（4）眼圖測試

將V2a接入示波器的Y軸，V1-clock接入X軸，調整掃描時間和電壓衰減，可在示波器上看到圖8所示的穩定眼圖，而眼幅度測試數據如表4所示。

2.發揮部分指標測試

（1）利用示波器觀察曼徹斯特編碼輸出信號V1M，觀察可知其為曼徹斯特編碼信號。

（2）同步信號V4-syn與眼圖測試

V1M分別接入三路濾波器輸入端，斷開V1和開關S，V2a接入示波器的Y軸，V4-syn接入X軸，調整掃描時間和電壓衰減，可在示波器上看到穩定的眼圖。三路濾波器的眼幅度測試數據分別見表5、表6、表7。

（3）偽隨機信號發生器測試

測試偽隨機信號V3峰峰值為102 mV～3.6 V。

（4）最低信噪比測試

調整V1M的數據率、三路低通濾波器的增益、數字信號V1M的峰峰值，觀察眼圖，得到三路低通濾波器在不同截止頻率下的最低信噪比，測試數據見表8。

從表1至表8的測試數據看出，在基本要求部分，所有的測量數據全部符合題目設計要求，在發揮部分，指標也達到設計要求，而且部分指標超過了題目的要求。

4結論

設計了基于ARM的簡易數字信號傳輸性能分析儀，經過嚴格測試，系統發送端能產生數據率為10-100 kbps按10 kbps步進可調的數字信號，信號幅度為TTL電平；模擬噪聲的偽隨機信號數據率為10 Mbps，輸出峰峰值為100 mV-TTL可調；模擬信道的三個低通濾波器帶外衰減均大于40 dB/十倍頻程，通帶增益在0.01-4.4范圍內可調。接收端，利用數字信號發生器產生的時鐘進行同步，能正確顯示數字信號V2a的眼圖，眼幅度測試準確。同時，信號分析電路能從V2a中提取穩定的同步信號，利用所提取的同步信號進行同步，顯示數字信號V2a的眼圖清晰而穩定。通過調整信號幅度與速率、噪聲電平，眼圖隨之做相應變化，但十分穩定。從而表明，在一定的信噪比條件下，系統能正確解碼，且提取的同步信號穩定可靠。

參考文獻

[1]盧超，朱繼瑜，郝鵬程，等.基于FPGA 的數字信號傳輸性能分析儀[J].電子器件，2013，36（6）：837-841.

[2]張驍，宋杰，丁昊.基于FPGA的簡易數字信號傳輸性能分析儀[J].電子測量技術，2012，35（8）：78-81.

[3]譚先鋒，王祖麟，羅璐.簡易數字信號傳輸性能分析儀的設計[J].江西理工大學學報，2013，34（5）：48-53.

[4]樊汝森，王勇，裴秀高，等.基于FPGA 的數字信號傳輸性能分析儀的設計與實現[J].上海電力學院學報，2013，29（4）：399-403.

[5]孫盼，姚佳毅，林閱斌.基于FPGA 的數字信號傳輸性能分析儀[J].電子科技，2012（ 8） ：32-34.

[6]張驍，宋杰，丁昊.基于FPGA 的簡易數字信號傳輸性能分析儀[J].電子測量技術，2012（8） ：78-81.

[7]唐晨光，唐緒偉.一種高增益低功耗LC 諧振放大器的設計[J].懷化學院學報，2015，34（5）：63-67.

[8]榮軍，張敏，李一鳴，等.基于單片機的恒流源技術研究[J].電子器件.2011，29（23）：63-65

[9]黃智偉.全國大學生電子設計競賽系列教程[M].北京：北京航空航天出版社，2007.

[10]趙瑞林，盧慶林，張順星.教學型雙足步行機器人的結構及其控制電路設計[J].計算技術與自動化，2014，33（2）：73-76.endprint