C波段寬帶高速跳頻頻率源的設(shè)計與實現(xiàn)

潘陽卉，程龍寶，楊 振

(上海航天電子技術(shù)研究所，上海 201109)

0 引言

跳頻通信中載波頻率受到偽隨機碼的控制而進行跳變，與其他通信方式相比，具有更好的保密性和抗干擾性，其中高速跳頻抗干擾能力極強，基本認(rèn)為不可破解，廣泛應(yīng)用于軍事通信領(lǐng)域。頻率源是跳頻通信中的關(guān)鍵部分，在傳統(tǒng)頻率合成方式中有直接頻率合成(DS)、直接數(shù)字頻率合成(DDS)和間接頻率合成(PLL)[1]。直接頻率合成法結(jié)構(gòu)復(fù)雜，雖然跳頻時間和相位噪聲等指標(biāo)都較好，但是往往設(shè)計的成品體積較大，難以滿足現(xiàn)代通信系統(tǒng)的要求。DDS跳頻時間短、頻率分辨率高，但輸出雜散較多，而PLL輸出雜散好、結(jié)構(gòu)簡單，但是跳頻時間相對較長，因此這2種方案常常被結(jié)合使用[2]。乒乓式鎖相環(huán)結(jié)構(gòu)能夠縮短一半的鎖相時間，常常被用于高速跳頻系統(tǒng)中[3]，本研究采用乒乓式鎖相結(jié)構(gòu)結(jié)合DDS技術(shù)，實現(xiàn)了跳頻時間小于1 μs高速跳頻頻率源的設(shè)計，并在設(shè)計中創(chuàng)新性地采用2路DDS基準(zhǔn)時鐘來保證整個系統(tǒng)的雜散指標(biāo)。

1 系統(tǒng)總體設(shè)計

DDS[4]跳頻時間非常快，基本在ns級，但是其輸出頻率受到奈奎斯特定理的限制，實際最高頻率輸出較低，因此本文設(shè)計在低頻段使用DDS。而PLL法，即利用鎖相環(huán)電路進行頻率合成，結(jié)構(gòu)簡單且得到的相位噪聲和雜散等指標(biāo)都較好，本文設(shè)計采用鎖相環(huán)倍頻電路將DDS得到的低頻段頻點進行12倍頻得到最終輸出頻率，因系統(tǒng)需要較高的跳頻時間指標(biāo)，最終采用乒乓式鎖相倍頻電路，系統(tǒng)總體結(jié)構(gòu)如圖1所示。

圖1 高速跳頻頻率源系統(tǒng)組成

系統(tǒng)主要由FPGA控制模塊、乒乓式鎖相倍頻模塊和DDS模塊組成，設(shè)計時首先需要對系統(tǒng)頻率進行規(guī)劃，結(jié)合系統(tǒng)雜散和跳頻時間等指標(biāo)選擇乒乓式鎖相倍頻電路的鑒相頻率。FPGA控制模塊是整個系統(tǒng)的骨架，具有對外通信，對內(nèi)整機控制的功能。乒乓式倍頻鎖相環(huán)決定了跳頻時間等系統(tǒng)的主要指標(biāo)，選定芯片后需要重點對環(huán)路濾波器進行設(shè)計。針對DDS的輸出雜散嚴(yán)重的問題，對雜散來源進行分析，并結(jié)合實測結(jié)果設(shè)計2路基準(zhǔn)時鐘為不同頻點提供不同的時鐘頻率來保證雜散指標(biāo)。

2 系統(tǒng)頻率規(guī)劃

系統(tǒng)輸出頻率為6.38～7.38 GHz，乒乓式鎖相環(huán)采用超低相位噪聲指標(biāo)的鑒相器件HMC440QS16G，其最大VCO輸入頻率為2.8 GHz。

(1)

式中，Int函數(shù)表示取整，則環(huán)路至少需要外加一個三分頻器，本方案選用四分頻器HMC365G8。鑒相芯片HMC440QS16G的最大鑒相頻率為1 300 MHz(小于DDS最大輸出頻率1 400 MHz)，需調(diào)節(jié)鑒相芯片的N分頻為二分頻及以上。因此可選的鑒相頻率為797.5～922.5 MHz、532～615 MHz、398.75～461.25 MHz等。

經(jīng)測試，頻段797.5～922.5 MHz的輸出雜散比較嚴(yán)重，舍棄。

由于鑒相頻率決定了鑒相器的比較速度，鑒相頻率越大，電荷泵[5]對環(huán)路濾波器的充放電到達預(yù)制電壓的時間越短，因此跳頻時間越短。同時鑒相頻率的增大也會優(yōu)化相位噪聲指標(biāo)[6]，最終選擇鑒相頻率為532～615 MHz。

3 DDS雜散的分析

DDS的雜散抑制度是一個重要的指標(biāo)[7]，其雜散來源主要有相位截斷、幅度量化和DAC的非線性3個方面。本方案中DDS雜散對系統(tǒng)雜散指標(biāo)影響很大，并且系統(tǒng)的快速跳頻特性使乒乓式鎖相環(huán)電路的環(huán)路帶寬較大，對通過濾波器的DDS雜散抑制性能較差，因此需要在設(shè)計時保證一定的DDS雜散輸出指標(biāo)。DDS原理圖如圖2所示。

圖2 DDS原理

3.1 DDS理想輸出頻譜

理想DDS相當(dāng)于一個采樣—保持電路[4]，相位累加器組合波形存儲ROM就是一個采樣電路，而后面的數(shù)模轉(zhuǎn)換電路為保持電路。設(shè)DDS輸出頻率為fo，基準(zhǔn)時鐘為fc，頻率控制字為k，相位累加器字長為N。

其輸出譜線是由無數(shù)根位于nfc±fo的點頻組成，而且這些頻點的幅度滿足Sa函數(shù)的形狀，頻率越低幅度越大，如圖3所示。fc比fo大得多，幅度最大的雜散也離輸出信號較遠，因此容易被后級濾波器濾除，本系統(tǒng)中采用的濾波器中心頻率572.5 MHz，帶寬85 MHz。

圖3 理想DDS頻譜

3.2 相位截斷引起的雜散

前面分析理想DDS的頻譜時，假設(shè)相位累加器有N位字長，ROM的容量為2N，輸出頻率fo滿足：

(2)

N越大DDS的頻率分辨率也就越大，但是當(dāng)N取得很大的時候，ROM的容量2N必然也會很大，由于成本和體積的限制，不希望ROM的容量過大，因此在實際使用時只取相位累加器的高M位取ROM尋址，此時ROM的容量就只有2M，這就是相位截斷。在相位截斷后，DDS的頻率分辨率不變，因為相位累加器的字長還是N位，當(dāng)K=1時，完成一次采樣需要的時間為2N·Tc。則信號頻率為fo=1/(2N·Tc)，即DDS頻率分辨率依舊為fc/2N，相位截斷實際是將采樣后的輸出波形的可輸出點數(shù)減少了。

設(shè)因相位截斷舍去B位，mod表示取模運算，Gcd表示取最大公約數(shù)。

b=kmod 2B，

(3)

(4)

(5)

相位截斷帶來的雜散信號的頻譜分量為：

f=lfc±fo±fn，

(6)

設(shè)：δ=-l+n·a/λ，則

各頻率分量對應(yīng)的雜散幅度為：

(7)

相位累加器有效尋址位數(shù)每增加一位，雜散性能就提高6.02 dB[8]。N=9，B=3，K=3時相位截斷帶來的雜散如圖4所示。

圖4 相位截斷帶來的雜散

3.3 幅度量化引起的雜散

相比之下幅度量化帶來的雜散一般比較小，而且幅度量化帶來的雜散頻率與相位截斷和理想DDS輸出雜散是重合的，即沒有帶入新的雜散，只是增大了雜散的幅度[9]。

3.4 DAC的非線性引起的雜散

DAC的非線性帶來的雜散分布：

f=αfc+βfo，

(8)

式中，α，β為任意整數(shù)。其雜散的幅度特性根據(jù)不同DAC的特性會有不同的表現(xiàn)[10]。

本次設(shè)計在理論分析的基礎(chǔ)上需經(jīng)過實驗得出每個頻點的在不同基準(zhǔn)頻率下雜散電平特性，為每個頻點選擇合適的基準(zhǔn)時鐘來使不同頻點的強雜散都盡量分布在環(huán)路帶寬外，2個基準(zhǔn)時鐘下雜散都無法滿足要求的頻點舍去。

因此本方案需要2個鎖相環(huán)為2路DDS產(chǎn)生基準(zhǔn)時鐘，采用單一的基準(zhǔn)時鐘輸入難以滿足雜散要求。

4 乒乓式倍頻鎖相環(huán)的設(shè)計

4.1 環(huán)路濾波器的設(shè)計

本方案采用的鑒相芯片沒有電荷泵電路[11]，輸出電壓無法直接驅(qū)動VCO，需要采用雙端輸入有源濾波器。有源環(huán)路濾波器的設(shè)計，需合理選擇濾波器階數(shù)，確定合理的環(huán)路帶寬和相位余量[12]。

一般工程上都選用3階及以下的環(huán)路濾波器，低階環(huán)路濾波器基本能滿足需要，并且使用高階環(huán)路濾波器的鎖相環(huán)系統(tǒng)難以穩(wěn)定。本系統(tǒng)采用3階有源環(huán)路濾波器，此時環(huán)路濾波器不僅起到將輸入電壓進行積分的作用[13]，還可以濾除鑒相器輸出雜波和放大器自激雜波。

設(shè)環(huán)路的頻率特性為H(jw)，環(huán)路帶寬BL定義為：

(9)

環(huán)路帶寬參數(shù)與系統(tǒng)相位噪聲和鎖定時間等指標(biāo)有關(guān)[14]。環(huán)路帶寬越大，所需鎖定時間越小。系統(tǒng)的相位噪聲來源于混入輸入信號的熱噪聲和由環(huán)路部件如鑒相器、環(huán)路濾波器、VCO引起的環(huán)內(nèi)噪聲。環(huán)路對輸入相位而言是一個低通濾波器[15]，輸入相位噪聲是分布很廣的高斯噪聲，因此環(huán)路帶寬越小輸入，輸入信號的熱噪聲引起的相位噪聲越小。環(huán)內(nèi)噪聲主要包括調(diào)頻白噪聲、閃變噪聲、疊加噪聲，除疊加噪聲外其余噪聲主要影響帶外相噪隨環(huán)路帶寬的增加而減少。

相位余量說明了鎖相環(huán)系統(tǒng)的穩(wěn)定程度[16]，過小可能會引起鎖相環(huán)系統(tǒng)震蕩，而過大會導(dǎo)致鎖定時間增加等問題，一般工程應(yīng)用中相位余量選用范圍45°～48°。

本方案設(shè)計的環(huán)路濾波器如圖5所示，其中環(huán)路帶寬設(shè)為3.5 MHz，相位余量為45°。

圖5 環(huán)路濾波器

4.2 跳頻時間預(yù)算

整個系統(tǒng)的最小跳頻時間由DDS鑒相頻率產(chǎn)生時間、鎖相環(huán)跳頻時間和開關(guān)切換時間3部分組成。HMC23 2LP4開關(guān)切換時間為6 ns忽略不計。

AD9914采用并行編程模式時，鑒相頻率的產(chǎn)生可分為數(shù)據(jù)寫入、等待UPDATA信號和頻點產(chǎn)生3個步驟。FPGA將FTW數(shù)據(jù)傳入后，只有UPDATE信號上升沿被SYNC_CLK采集到時DDS才會輸出頻點。

若基準(zhǔn)時鐘為3 GHz，

T頻點產(chǎn)生≈320·SYNC_CLK≈107 ns。

(10)

UPDATA信號由外部輸入，其更新周期不可小于鎖相環(huán)鎖定時間，鎖相環(huán)鎖定時間遠大于數(shù)據(jù)寫入時間，所以TDDS唯一決定于產(chǎn)生頻點時間，約為107 ns。

鎖相環(huán)鎖定需要的時間為頻率牽引時間加上快捕時間，高增益二階環(huán)的頻率牽引時間Tp(從初始頻差牽引到快捕的邊沿需要的時間)[9]為：

(11)

快捕時間，一般在2π/wn量級，較難計算。設(shè)ftol為頻率鎖定誤差容限，fjump為頻率跳變量，工程上一般用經(jīng)驗公式(12)預(yù)估跳頻時間：

(12)

經(jīng)過ADIsimPLL仿真得到PLL的跳頻時間如圖6所示。

圖6 跳頻時間仿真結(jié)果

通過仿真可知設(shè)計的鎖相環(huán)的跳頻時間的量級，但是與實際的結(jié)果還是有較大差距的。因此需要對鎖相環(huán)路不斷地進行調(diào)整和測試，得到最佳的結(jié)果。

4.3 相位噪聲的預(yù)算

晶振OXLN202B-S-GT-R@100 MHz的相位噪聲[11]為-160 dBc/Hz/10 kHz，HMC440QS16G的噪聲基底為-153 dBc/Hz/10 kHz@100 MHz，限制整個頻率源的相位噪聲，所以DDS基準(zhǔn)時鐘的相噪為：

PN=PNfloor+20lgN+10lgfPFD=

-123 dBc/Hz/10 kHz。

(13)

經(jīng)過DDS后相位噪聲約優(yōu)化20lg5，為-137 dBc/Hz/10 kHz。這時輸入噪聲已經(jīng)成為主要影響因素，因此經(jīng)過乒乓式倍頻鎖相環(huán)后的相位噪聲為：

-137 dBc/Hz/10 kHz+20lg12=-115 dBc/Hz/10 kHz，

(14)

理論上滿足設(shè)計要求。

5 系統(tǒng)測試結(jié)果

對于雜散指標(biāo)使用中電集團的AV4036頻譜儀進行測量，輸出頻點6.38 GHz時最大雜散為-63.48 dBc，如圖7所示。經(jīng)測試工作帶寬內(nèi)的所有頻點雜散滿足-60 dBc。

圖7 系統(tǒng)雜散實測結(jié)果

相位噪聲指標(biāo)用Agilent公司的E5052B相噪儀進行測量，在輸出頻點6.8 GHz時相噪達到-106.725 dBc/Hz/10 kHz，-101.498 dBc/Hz/100 kHz，-108.903 dBc/Hz/ 1 MHz，如圖8所示。經(jīng)測試工作帶寬內(nèi)的所有頻點相位噪聲滿足實際使用需求。

圖8 系統(tǒng)相位噪聲實測結(jié)果

乒乓式鎖相倍頻電路單環(huán)最大跳頻時間(6.38～7.38 GHz)為1.76 μs，如圖9所示。實測系統(tǒng)最大跳頻時間小于1 μs。

圖9 單環(huán)鎖相環(huán)跳頻時間實測結(jié)果

對比國內(nèi)頻率源的研究現(xiàn)狀，本文設(shè)計的C波段頻率源最大的優(yōu)勢在于其跳頻時間參數(shù)，1 μs的最大跳頻時間能滿足大部分快跳體制通信系統(tǒng)的要求。

6 結(jié)束語

盡可能快的跳頻時間是近年來快跳體制通信系統(tǒng)的發(fā)展趨勢，本文針對此特性設(shè)計了一款寬帶跳頻源。與其他方案相比，本文設(shè)計中充分考慮了雜散和跳頻時間性能，經(jīng)測試證明該系統(tǒng)具有跳頻時間極小、雜散抑制好、相位噪聲低、體積小、控制簡單和成本低等優(yōu)點，可以為跳頻通信系統(tǒng)提供高性能的頻率源，具有廣闊的應(yīng)用前景。

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