一種應用于10 MHz 8位SAR ADC的分段式DAC電路設計

徐韋佳，田俊杰，李延標，許鳳慧

(1. 中國人民解放軍陸軍工程大學 理學院，江蘇 南京 211101； 2. 中國人民解放軍陸軍工程大學 通信工程學院，江蘇 南京 211101)

0 引言

隨著近代集成電路技術的發展，數字通信得到廣泛應用，模數轉換器(ADC)作為實現模擬信號向數字信號轉換的橋梁，得到了快速長足的發展。在諸多不同結構的ADC類型中，逐次逼近型ADC(SAR ADC)具有精度高、尺寸小、功耗低、成本低的特點，廣泛應用在圖像采集、工業控制、消費電子、信號采集等場合。而數模轉換器(DAC)作為高性能SAR ADC的核心器件，其性能對SAR ADC起著至關重要的作用[1]。

當前對DAC的研究主要包括電壓按比例縮放DAC、電流按比例縮放DAC、電荷按比例縮放DAC。在SAR ADC中，電壓按比例縮放DAC應用最早，由于采用等值電阻串聯分壓，因此分壓精度較高，缺點是輸出電容比較大[2]。電流按比例縮放DAC不受寄生電容的影響，所以轉換速度快[3]，缺點在于電阻值呈指數遞增，所需電阻值范圍大，造成DAC面積大和電阻失配誤差大，從而降低DAC的精度，同時具有非單調性[4]。電荷按比例縮放DAC是當前運用最廣泛的DAC結構，兼有采樣保持功能和高精度的特點[5]，當DAC的位數比較高時，由于電容陣列呈現二進制指數關系遞增，電容的取值范圍很廣，增加了電容的失配，降低了精度的同時還增加了芯片面積，并且由于大電容的充放電時間比較長，很大程度上影響了電路的轉換速度[6]。因此，本文在傳統電荷按比例縮放DAC結構的基礎上，提出一種分段式結構的DAC電路，增加縮放電容CS，工作在10 MHz采樣時鐘頻率下，具有面積小、功耗低的特點，可以實現8位SAR ADC的模數轉換。

1 DAC結構的選取

電壓按比例縮放DAC具有良好的單調性，但是對于一個8位的DAC，就需要256個電阻和512個開關，造成電路面積非常大。如果采用開關樹結構的電壓按比例縮放DAC，會造成非線性開關數目更多，從而降低精度[7]。如果采用電流按比例縮放DAC，雖然速度快，但是失配大，不適用于高精度的系統[8]。如果采用R-2R電流按比例縮放DAC，可以滿足精度要求，但是速度有限[7]，不符合速度要求。由上述分析可知，目前使用范圍最廣的電荷按比例縮放DAC是最為合適的選擇，不但兼有采樣保持電路功能，并且功耗很低，精度高，高位具有單調性，所以在8位SAR ADC中決定采用電荷按比例縮放DAC。

然而，電荷按比例縮放DAC雖然具有功耗低、精度高等優點，但是隨著ADC位數的增加，二進制權電容陣列中的電容值也成指數倍增加，增大了面積，并且在當前CMOS工藝條件下，大電容失配率較高，從而造成精度降低的問題。

針對這個問題主要有兩種解決方法，一種是采用電阻-電容型DAC(即RC-DAC)，另一種是分段式電容陣列。前者高位由二進制加權電容陣列所組成，低位由多個相等的分壓電阻串形成，多用于分辨率較高(一般大于10位)的ADC中，由于高位采用了一部分電容陣列，因此匹配精度比電阻要高，并且高位有較小的電容失配誤差，而低位的電阻串DAC具有很好的單調性，能夠減小系統的線性誤差[2]。本文設計的8位SAR ADC，DAC精度不算很高，所以引入縮放電容CS，使用分段式DAC結構來滿足要求。

2 DAC具體電路設計

2.1 傳統電荷按比例縮放DAC

電荷按比例縮放DAC是當前運用最廣的DAC結構，兼有采樣保持功能和精度高的優點，是當前SAR ADC采用的主流結構。圖1給出了一個5位的電荷按比例縮放DAC的電路結構示意圖。

圖1 電荷按比例縮放DAC電路結構示意圖

整個SAR ADC采取的是二進制搜索算法[10]，具體的轉換過程如下。首先，SAR ADC的邏輯控制部分將寄存器輸出的最高位MSB設置為1，即10000000，對應的參考電壓為基準電壓Vref的一半，即為1/2Vref。比較開始，最高位MSB的電容的自由端連接到基準電壓Vref，由于整個電容陣列是按2的指數形式并聯，這樣，驅動公共端電壓向正端移動1/2Vref。例如，如果輸入Vin=5/8Vref，那么公共端電壓被驅動至-5/8Vref+1/2Vref=-1/8Vref<0，之后比較器將該電位與地電位比較，輸出邏輯高電平1，說明正在比較的輸入信號Vin大于參考電壓1/2Vref，所以將比較的該位保持1。如果Vin=3/8Vref,那么公共端電壓被驅動至-3/8Vref+1/2Vref=1/8Vref>0，之后比較器將該電位與地電位比較，輸出邏輯低電平0，說明正在比較的輸入信號Vin小于參考電壓1/2Vref，因此將比較的該位清0。MSB位的比較結束以后，如此循環，開始次高位的比較，由比較器輸出比較的結果，直到所有的數字位都比較完畢，最后產生8位二進制數字編碼輸出。

由電荷按比例縮放DAC的工作原理可知，只有電容的充放電過程會產生直流功耗，因此該結構功耗較低，而且CMOS工藝中電容的匹配精度要比電阻更高，因此該結構在SAR ADC中應用也更為廣泛。此外，電荷按比例縮放DAC可以同時實現采樣保持電路的功能，不需要使用額外的采樣保持電路。但當DAC的位數比較高時，由于電容陣列的電容值是二進制指數關系遞增，例如對8位的SAR ADC，最小的單位電容大小為C0，最大為28C0=256C0，電容的取值范圍很廣，增加了電容的失配，降低了精度的同時還增加了芯片面積，并且由于大電容的充放電時間比較長，很大程度上影響了電路的轉換速度，這也是該結構的缺點[11-12]。

2.2 加有縮放電容的分段式DAC

圖2是本文采用的8位分段式電荷再分配DAC的電路結構示意圖。其工作原理與傳統電荷再分配DAC相同，改進之處在于采用縮放電容Cs將二進制加權電容陣列分隔成為兩個4位的電容陣列，所以原本應該是16C，32C，64C，128C的電容分別減小為C，2C，4C，8C。由圖中可得縮放電容Cs滿足：

(1)

整理可得縮放電容Cs的大小為：

(2)

圖2 8位分段式電荷再分配DAC

分段式電荷再分配的工作原理也與傳統電荷再分配DAC相同。采樣階段，公共端接地，開關S8～S0全部接采樣輸入信號Vin，之后，公共端斷開，開關S8～S0全部接地，驅動比較器的反相輸入端電壓VX=-Vin。保持階段，最高位MSB開關S8與地斷開，接參考電壓Vref，驅動X端電壓正向移動1/2Vref，變為VX=-Vin+1/2Vref，此時比較器工作，比較正負輸入端電壓差。如果-Vin+1/2Vref>0，即Vin<1/2Vref，則比較器輸出為0，將該位清零，開始下一輪次高位的比較，開關S8改為接地；如果-Vin+1/2Vref<0，即Vin>1/2Vref，比較器輸出為1，維持該位為1，開始下一輪次高位的比較，開關S8繼續接參考電壓Vref。最高位比較結束，如此循環，進行次高位的比較，直到所有位數全部比較完畢，最終可得X點電壓為：

(3)

圖3 DAC的逐次逼近過程圖

其中，S8,…,S1取值0或者1，具體取決于所對應的該位清零還是置1，如果比較結果顯示該位清零則取0，置1則取1。S8、S7、S6,…,S1即為整個ADC的轉換結果。

分段式結構的優點非常明顯，一是有效減小電容取值范圍，提高電容陣列的匹配性，從而提高精度；二是總電容減小，電容充放電速度加快，提高了速度，也降低了功耗和面積。所以，分段式結構在精度、速度、功耗、面積方面取得了很好的折衷。

3 仿真與分析

在SMIC 65 nm CMOS工藝下，采用Cadence公司Spectre系列軟件，對圖2的8位分段式電荷再分配DAC進行仿真，電源電壓1.2 V，時鐘頻率10 MHz。

圖3所示是一個轉換周期內DAC輸出的瞬態仿真結果，顯示了DAC逐次逼近過程。從上到下依次為外界輸入信號VIN、比較器反饋信號RDY、DAC輸出與輸入電壓VIN的差值曲線。設置輸入信號為幅值1 V的正弦信號，基準電壓Vref為1 V。RDY是比較器的反饋信號，高電平表示比較器復位，此時比較器的兩個正負輸出端均為低電平，RDY低電平表示比較器工作，此時比較器輸出為高低電平。

觀察圖3曲線，分析可知，第一個時鐘到來之前，輸入的采樣信號約為863.8 mV，緊接著，DAC被清為零，此時差值電壓理論值為VDAC-VIN=-VIN，符合M1點實際電壓-857.1 mV。第一個RDY周期內，DAC最高位置1，也就是10000000，差值電壓理論值為VDAC-VIN= 1/2Vref-VIN=-359.3 mV<0，近似等于M2點實際電壓-361.6 mV，由于VDAC0，近似符合M4點實際電壓3.256 mV，該位清為零。依次循環，由高位到低位，先對高位置1，再通過判斷差值電壓與0的大小，來判斷該位是保持1還是清零，直到完成所有轉換。

如圖4所示，從上到下分別是輸出級B7，B6，B5，B4，B3，B2，B1和B0的輸出波形，對應采樣信號VIN約為863.9 mV時，B7～B0是高位到低位的最后輸出端編碼11011101，這與理論計算結果相同，圖4中轉換的最后一位M10點所對應的DAC輸出VDAC與輸入VIN差值為1.914 mV，控制在0.5LSB以內，所以DAC的整體電路滿足設計要求。

4 結論

本文提出了一種應用于8位SAR ADC的分段式電荷按比例縮放DAC電路，工作于10 MHz采樣時鐘頻率，1.2 V電源電壓，采用SMIC 65 nm工藝設計實現。采用縮放電容CS，有效減小了電容取值范圍，提高了電容陣列的匹配性，有效提高了精度，并且總電容減小，電容充放電速度加快，提高了速度，降低了功耗，減小了面積和成本。仿真結果表明，該分段式DAC可以有效實現8位的數模轉換，已成功應用于SMIC 65 nm工藝、時鐘頻率10 MHz的8位SAR ADC設計中。

圖4 輸入VIN對應的數字編碼輸出波形圖

[1] ALLEN P E, HOLBERG D R. COMS analog circuit design, Second Edition[M]. 北京: 電子工業出版社, 2002.

[2] 章大偉. 一種 SAR ADC 的設計與研究[D]. 合肥: 合肥工業大學, 2014.

[3] WU J, LI F, ZHANG C, et al. An asynchronous SAR ADC with gate-controlled ring oscillator for multi-phase clock generator[C].Solid-State and Integrated Circuit Technology (ICSICT), 2014: 1-3.

[4] 楊秀麗. 基于 CMOS 工藝的 10 位 SAR ADC 的研究與設計[D]. 合肥: 合肥工業大學, 2007.

[5] 郝樂. 基于低電壓高精度12-bit SARADC 設計[D]. 北京: 北京交通大學, 2008.

[6] Han Xue, Qi Wei, Yang Huazhong, et al. A single channel 6-bit 230-MS/s asynchronous SAR ADC based on 2 bits/stage[J]. Journal of Semiconductors, 2014, 35(7): 075005.

[7] 鄭烷.12 位逐次逼近型A/D轉換器的設計[D]. 武漢: 華中科技大學, 2007.

[8] 毛澤龍.10位逐次逼近型ADC芯片設計[D]. 武漢: 湖北大學, 2008.

[9] TANG H, SUN Z C, CHEW K W R, et al. A 5.8 nW 9.1-ENOB 1-kS/s local asynchronous successive approximation register ADC for implantable medical device[J]. Very Large Scale Integration (VLSI) Systems, 2014, 22(10): 2220-2224.

[10] Wu Huanling, Meng Qiao, Zhi Hao. A novel 10bit 90MS/s 2b/cycle SAR ADC[C]//Advanced Technologies for Communications (ATC), 2013: 521-524.

[11] 王俊博. 基于 CMOS 工藝 10 位模數轉換電路的設計[D]. 哈爾濱: 黑龍江大學, 2010.

[12] 何全. 一種 12 位 CMOS SAR ADC的研究[D]. 天津: 南開大學, 2011.