基于同步雙口SRAM的原子磁強(qiáng)計(jì)磁共振相位提取系統(tǒng)設(shè)計(jì)

薛　帥，湯恩瓊，萬雙愛，李新純

(北京自動(dòng)化控制設(shè)備研究所，北京100074)

0　引言

原子磁強(qiáng)計(jì)利用電子自旋或核自旋在磁場中的進(jìn)動(dòng)來測量磁場，具有精度高、體積小等優(yōu)勢[1],主要應(yīng)用于地球磁場觀測站與基準(zhǔn)、水下目標(biāo)探測以及航空物探[2]等領(lǐng)域，在國民經(jīng)濟(jì)建設(shè)、國防發(fā)展等方面具有重要意義。在特定磁共振條件下，原子磁強(qiáng)計(jì)磁共振激勵(lì)信號(hào)的相位每波動(dòng)0.001°，對(duì)應(yīng)3pT的靜態(tài)噪聲[3]。因此，為保證原子磁強(qiáng)計(jì)磁場測量精度，提高磁場操控性能，首先需要高精度地實(shí)時(shí)提取其磁共振激勵(lì)信號(hào)的相位信息。

由于磁共振激勵(lì)信號(hào)的頻率高達(dá)幾百kHz，同步采樣速率要求較高，而且控制系統(tǒng)需要在1ms的控制周期內(nèi)對(duì)大量采樣數(shù)據(jù)進(jìn)行實(shí)時(shí)處理，傳統(tǒng)的數(shù)據(jù)采集卡難以滿足要求[4]。在傳統(tǒng)的相位提取過程中，F(xiàn)FT算法雖然速度較快，但抗干擾能力有限[5-6]；整周期截?cái)郉FT法對(duì)硬件要求高，而且難以保證采樣點(diǎn)數(shù)為周期的整數(shù)倍[7-8]。

為滿足原子磁強(qiáng)計(jì)靜態(tài)噪聲小于20pT的應(yīng)用要求，根據(jù)原子磁強(qiáng)計(jì)磁場操控的特點(diǎn)，設(shè)計(jì)了以同步雙口SRAM為基礎(chǔ)的原子磁強(qiáng)計(jì)磁共振相位提取系統(tǒng)。該系統(tǒng)采用雙通道高速同步采樣AD芯片，對(duì)磁共振激勵(lì)信號(hào)及參考信號(hào)進(jìn)行采樣，采樣速率及采樣精度均滿足系統(tǒng)要求。采用SRAM替代FPGA進(jìn)行數(shù)據(jù)的緩存，存儲(chǔ)容量高達(dá)64K×36位，可以實(shí)現(xiàn)雙端口同步讀寫功能，既解決了FPGA內(nèi)存不足的問題，又避免了FPGA緩存數(shù)據(jù)與DSP讀取數(shù)據(jù)的沖突。此外，基于互相關(guān)檢測原理的數(shù)字鎖相算法，大幅降低了系統(tǒng)相位解算算法的運(yùn)算量，有效抑制了干擾噪聲，提高了DSP在短時(shí)間內(nèi)對(duì)大批量數(shù)據(jù)的處理能力。

1　系統(tǒng)設(shè)計(jì)方案

系統(tǒng)的總體設(shè)計(jì)方案如圖1所示。該系統(tǒng)主要由信號(hào)調(diào)理電路、AD轉(zhuǎn)換電路及數(shù)據(jù)緩存與處理電路等部分組成。兩路同頻信號(hào)A和B，分別經(jīng)調(diào)理電路送入高速同步采樣AD進(jìn)行采樣，而后將轉(zhuǎn)換得到的數(shù)據(jù)經(jīng)FPGA送入同步雙口SRAM中實(shí)現(xiàn)緩存，同時(shí)由DSP完成數(shù)據(jù)讀取與相位差信息提取，處理結(jié)果上傳至上位計(jì)算機(jī)。

2　硬件電路設(shè)計(jì)

2.1　信號(hào)調(diào)理電路

模擬信號(hào)調(diào)理可以完成對(duì)信號(hào)的放大、濾波、單端與差分的轉(zhuǎn)換等功能，特別是在干擾與噪聲幅度大、精度要求高、動(dòng)態(tài)范圍大、數(shù)據(jù)的實(shí)時(shí)性要求高的應(yīng)用中，模擬信號(hào)調(diào)理電路作用更加顯著[9]。信號(hào)調(diào)理電路硬件連接如圖2所示。由于輸入信號(hào)A和B的幅值較大，且為單端信號(hào)，不能滿足后續(xù)AD芯片的輸入要求，因此需要對(duì)其進(jìn)行幅值調(diào)理，并轉(zhuǎn)換為差分輸入。

圖2中，幅值調(diào)理電路采用的是ADI公司的ADA4898-2運(yùn)算放大器。該運(yùn)算放大器具有超低噪聲、低失真、高帶寬及穩(wěn)定雙通道等特點(diǎn)，可以滿足本文對(duì)兩路輸入信號(hào)的處理要求。

常用的單端轉(zhuǎn)差分電路的設(shè)計(jì)方法一般有以下兩種[10]：一種是采用變壓器進(jìn)行轉(zhuǎn)換，其結(jié)構(gòu)相對(duì)簡單，但精度較低；另一種是采用差分放大器實(shí)現(xiàn)功能，相對(duì)前者，其外圍電路較為復(fù)雜，需要單獨(dú)配置，但具有增益可調(diào)、失真低、噪聲小等優(yōu)勢。本文采用ADI公司的AD8138全差分放大器進(jìn)行設(shè)計(jì)。該放大器不僅能夠?qū)崿F(xiàn)信號(hào)單端至差分的轉(zhuǎn)換，而且可以調(diào)節(jié)輸出共模電壓，是理想的AD驅(qū)動(dòng)器。

2.2　AD轉(zhuǎn)換電路

為提取兩路同頻信號(hào)A和B的相位差信息，首先需對(duì)兩路信號(hào)進(jìn)行同步采樣。為保證采樣精度，要求AD采樣速率至少為信號(hào)頻率的10倍以上，采樣精度不低于14位。圖3所示為AD轉(zhuǎn)換電路連接示意圖。

為滿足系統(tǒng)工作要求，本文采用ADI公司的AD7357同步采樣AD進(jìn)行數(shù)據(jù)轉(zhuǎn)換。該AD芯片具有雙通道同步采樣功能，采樣速率最高可達(dá)4.2MSPS，采樣精度為14位，且為兩路差分輸入，能有效抑制輸入信號(hào)的共模誤差，提高信噪比。

此外，AD芯片還可以提供一個(gè)2.048V的參考電壓REFA和REFB。該電壓經(jīng)運(yùn)算放大器OP177跟隨后，可以作為前端調(diào)理電路AD8138芯片VOCM端口的輸入控制，調(diào)節(jié)差分輸出的共模電壓，使其滿足AD7357的輸入要求。

2.3　數(shù)據(jù)緩存與處理電路

由于系統(tǒng)的控制周期要求不大于1ms，且AD芯片采樣速率較高，如果采用DSP直接讀取AD轉(zhuǎn)換的數(shù)據(jù)，DSP的控制算法將難以在一個(gè)控制周期內(nèi)完成對(duì)采樣數(shù)據(jù)的運(yùn)算和處理。因此本文采用雙口同步SRAM進(jìn)行數(shù)據(jù)緩存。通過FPGA將采樣結(jié)果存儲(chǔ)到SRAM中，再由DSP定時(shí)讀取并處理數(shù)據(jù)，其硬件連接示意圖如圖4所示。

雙口同步SRAM是數(shù)據(jù)緩存電路的核心器件[11]，即解決了FPGA內(nèi)存不足的問題，又避免了FPGA緩存數(shù)據(jù)與DSP讀取數(shù)據(jù)的沖突問題。本文采用CYPRESS公司的CY7C0851AV進(jìn)行設(shè)計(jì)。該芯片左右各有16位地址線和36位數(shù)據(jù)線，存儲(chǔ)容量高達(dá)64K×36位，讀寫速率超過100MHz，可以實(shí)現(xiàn)雙端口同步讀寫功能。

DSP芯片采用TI公司的TMS320F28335。DSP接收FPGA發(fā)出的讀數(shù)中斷請(qǐng)求，并對(duì)讀數(shù)區(qū)域ZONE進(jìn)行判斷，分時(shí)讀取SRAM中上下區(qū)域的數(shù)據(jù)。而后對(duì)獲得的數(shù)據(jù)進(jìn)行數(shù)字鎖相處理，提取其中的相位差信息，并將結(jié)果上傳至上位機(jī)，實(shí)現(xiàn)整個(gè)系統(tǒng)的功能。

3　軟件及算法設(shè)計(jì)

3.1　FPGA控制模塊

由2.3節(jié)可知，F(xiàn)PGA主要負(fù)責(zé)AD7357芯片的采樣控制和數(shù)據(jù)緩存控制。其中AD芯片的采樣時(shí)序要求如圖5所示。

本文在ISE軟件的基礎(chǔ)上，利用Verilog HDL語言進(jìn)行FPGA程序的編寫。其內(nèi)部結(jié)構(gòu)示意圖如圖6所示。

3.2　DSP數(shù)據(jù)處理模塊

DSP讀取數(shù)據(jù)后需要進(jìn)行數(shù)字鎖相處理，提取兩路高速同頻信號(hào)的相位差信息。基于相關(guān)檢測原理設(shè)計(jì)數(shù)字鎖相算法，具有較高的噪聲抑制能力，結(jié)構(gòu)簡單，易于實(shí)現(xiàn)。基本原理圖如圖7所示[12]。

設(shè)同頻輸入信號(hào)和參考信號(hào)的表達(dá)式分別為：

xA=Asin(ωt+θA)

xB=Bsin(ωt+θB)

(1)

則兩路信號(hào)相關(guān)檢測的結(jié)果可表示為

(2)

由式(2)可以看出，相關(guān)檢測后的輸出僅與兩信號(hào)的幅值和相位差有關(guān)。若兩信號(hào)幅值已知，則可提取其相位差信息。

但實(shí)際電路中，信號(hào)的幅值也在不停地抖動(dòng)，僅由互相關(guān)檢測結(jié)果，無法確定噪聲來源。因此，本文對(duì)A、B路信號(hào)進(jìn)行自相關(guān)檢測，其表達(dá)式為：

(3)

(4)

則兩路信號(hào)的相位差可由式(5)求解

(5)

其降低了幅值的不確定性對(duì)系統(tǒng)帶來的噪聲。

本系統(tǒng)DSP中的算法即是以此為原理，對(duì)上述式(2)、式(3)、式(4)進(jìn)行離散化，其表達(dá)式為：

(6)

其中，n為采樣點(diǎn)數(shù)，Ts為采樣周期。當(dāng)積分時(shí)間nTs過長時(shí)，系統(tǒng)的實(shí)時(shí)性會(huì)降低；而積分時(shí)間nTs過短時(shí)，則會(huì)影響系統(tǒng)的提取精度，引入較大噪聲。本系統(tǒng)的積分時(shí)間控制為1ms。

每個(gè)控制周期內(nèi)，DSP對(duì)AD芯片采樣得到的離散化數(shù)據(jù)做上述相關(guān)檢測處理，即可獲得與相位差有關(guān)的信息。

4　實(shí)驗(yàn)驗(yàn)證

為驗(yàn)證本文設(shè)計(jì)的相位提取系統(tǒng)的穩(wěn)定度，使用安捷倫公司的信號(hào)發(fā)生器為A、B兩通道提供輸入信號(hào)，實(shí)驗(yàn)條件如下所示。

實(shí)驗(yàn)一：A、B兩路信號(hào)頻率為35kHz,幅值為5Vpp，A路信號(hào)相位為0°，B路信號(hào)相位為30°。

實(shí)驗(yàn)二：A、B兩路信號(hào)頻率為35kHz,幅值為5Vpp，A路信號(hào)相位為0°，B路信號(hào)相位為90°。

實(shí)驗(yàn)三：A、B兩路信號(hào)頻率為350kHz,幅值為5Vpp，A路信號(hào)相位為0°，B路信號(hào)相位為30°。

實(shí)驗(yàn)四：A、B兩路信號(hào)頻率為350kHz,幅值為5Vpp，A路信號(hào)相位為0°，B路信號(hào)相位為90°。

實(shí)驗(yàn)結(jié)果由Matlab進(jìn)行處理，圖8～圖11所示為相位信息提取結(jié)果。

由上述實(shí)驗(yàn)結(jié)果可以看出，當(dāng)兩路信號(hào)頻率相同時(shí)，無論相位差是30°或90°，其相位差信息提取的穩(wěn)定度均達(dá)到0.006°，滿足原子磁強(qiáng)計(jì)靜態(tài)噪聲小于20pT的應(yīng)用要求。

5　結(jié)論

本文從提高原子磁強(qiáng)計(jì)磁共振相位提取精度出發(fā)，通過對(duì)A、B兩路高速同頻信號(hào)進(jìn)行同步采樣、數(shù)據(jù)緩存以及數(shù)字鎖相處理等手段，設(shè)計(jì)了相位提取系統(tǒng)。實(shí)驗(yàn)測試結(jié)果表明，該相位提取系統(tǒng)既保證了系統(tǒng)的實(shí)時(shí)性，又提高了系統(tǒng)相位提取精度，可以有效地滿足原子磁強(qiáng)計(jì)應(yīng)用要求。

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