關于FPGA系統(tǒng)設計的研究與方法

陶子愚

（武漢紡織大學外經(jīng)貿(mào)學院，湖北武漢，430073）

0 引言

隨著集成電路設計與制造工藝水平的提高，系統(tǒng)設計向高速度、低電壓、低功耗發(fā)展，對電路的要求更高。為滿足現(xiàn)代電子系統(tǒng)設計的需要，可編程邏輯器件(Programmable Logic Device,PLD)應運而生，目前已是數(shù)字系統(tǒng)設計的主要硬件基礎。同時設計電路的方法也由傳統(tǒng)的依賴電路原理圖的人工方法過渡到基于計算機語言的現(xiàn)代設計方法。利用硬件描述語言（HDL），開發(fā)者很容易實現(xiàn)復雜電路系統(tǒng)的設計，針對目前這方面的書籍和文章主要講述了硬件描述語言語法和應用范例，而關于在電路系統(tǒng)設計中CPLD/FPGA設計經(jīng)驗和方法顯得尤為重要。本文講述了基于ATA主機控制器設計目標的基本思想和方法。

1 ATA接口主機控制器設計

ATA接口廣泛用于高速數(shù)據(jù)存儲，能實現(xiàn)數(shù)據(jù)連續(xù)實時記錄。外掛一個硬盤的海量存儲系統(tǒng)實現(xiàn)在Al tera 公司CycloneII系列EP2C35F672C8芯片內(nèi)共消耗2904個LE和2410個寄存器資源，綜合后最高時鐘頻率為114.97HMz。在成功設計出的海量存儲系統(tǒng)中，系統(tǒng)主時鐘80MHz，它是通過采用外部40MHz晶振經(jīng)過芯片EP2C35F672C8內(nèi)部的鎖相環(huán)(PLL)進行2倍頻來實現(xiàn)的，ATA主機控制器模塊采用PIO模式4和Ul tra DMA模式5進行工作，實現(xiàn)了UDMA數(shù)據(jù)突發(fā)速率80MB/s和持續(xù)速率40MB/s傳輸。ATA主機控制器和USB主機控制器模塊相連，能與PC機通信。當外部信源為8位寬的并行數(shù)據(jù)時，采用串并轉(zhuǎn)換和異步FIFO實現(xiàn)與硬盤16位并行數(shù)據(jù)兼容及數(shù)據(jù)同步；整個ATA硬盤控制器采用狀態(tài)機設計，為使系統(tǒng)工作穩(wěn)定，采用了異步復位方式。在編寫Veri log HDL代碼時，i f和else語句配對用使，避免生成鎖存器，減少后級電路的競爭冒險現(xiàn)象；盡量使用全局時鐘，避免產(chǎn)生毛刺；在主機讀取硬盤數(shù)據(jù)時，使用雙邊沿檢測電路來接收數(shù)據(jù)。

海量存儲系統(tǒng)內(nèi)部的一個ATA主機控制模塊可以實現(xiàn)40MB/s及以下速率并行數(shù)據(jù)的傳送；當外部信源速率為80MB/s時，可采用面積換速度、乒乓操作等技術來實現(xiàn)數(shù)據(jù)傳輸；當外部信源為160MB/s時，流水線或并行處理等能滿足設計要求。

2 CPLD/FPGA設計的關鍵技術

復雜可編程邏輯器件(Complex Programmable Logic Device, CPLD)主要由宏單元(Macrocel ls)、可編程I/O單元、可編程內(nèi)部連線等部分組成。現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA) 內(nèi)部結(jié)構(gòu)包含邏輯單元陣列、內(nèi)部連線、輸入輸出單元等。CPLD與FPGA集成度較高，屬于高密度PLD。兩者功能基本相同、設計流程相似且使用EDA軟件的設計方法也沒太大區(qū)別，只是實現(xiàn)原理略有不同。但CPLD由于觸發(fā)器有限乘積項多，更適合組合邏輯設計，而FPGA觸發(fā)器資源豐富，更適用于時序邏輯設計。另外，F(xiàn)PGA比CPLD的集成度高，更適合復雜系統(tǒng)設計。在系統(tǒng)設計時，根據(jù)所選器件型號充分發(fā)揮其性能，故在大多數(shù)情況下，二者并未加以區(qū)分。根據(jù)經(jīng)驗總結(jié)主要涉及到CPLD/FPGA開發(fā)設計的基本方法、常用模塊等關鍵技術。

2.1 同步電路設計規(guī)則

在FPGA設計中，異步時序電路易產(chǎn)生毛刺，而同步電路易于控制寄存器的異步復位/置位端，可避免受溫度、電壓、工藝的影響，易于消除電路的毛刺，設計可靠穩(wěn)定，及有利于組織流水線提高系統(tǒng)工作頻率等優(yōu)點。根據(jù)實際經(jīng)驗，總結(jié)出以下同步電路設計規(guī)則。

（1）系統(tǒng)采用統(tǒng)一時鐘

在系統(tǒng)設計中，盡量采用一個主時鐘，同時使用同一個時鐘沿。在FPGA設計中，避免使用多時鐘網(wǎng)絡。在各個模塊設計中，推薦所有輸入、輸出端口均采用寄存器連接，即寄存器當異步接口考慮。

（2）模塊采用統(tǒng)一時鐘

當電路系統(tǒng)不能用同步電路實現(xiàn)時，可分割成若干個局部同步電路，一個模塊盡量采用同一時鐘。各個局部同步電路接口當作異步接口處理。

（3）系統(tǒng)實際工作頻率小于理論最高頻率

系統(tǒng)實際最高工作頻率不應大于理論最高頻率，留有足夠的設計余量，保證芯片可靠穩(wěn)定工作。電路設計中寄存器、狀態(tài)機等在復位時應處于已知狀態(tài)。

（4）延時采用電路邏輯實現(xiàn)

同步電路延時采用電路邏輯來實現(xiàn)，對于較大和特定要求的延時，一般用高速時鐘產(chǎn)生一個計數(shù)器，根椐計數(shù)值來控制延時；對于較小的延時常用D觸發(fā)器來實現(xiàn)信號同步。

（5）盡量避免外設信號

在系統(tǒng)設計中，考慮到電路板上元器件焊接、走線等因素，應避免檢測或判斷芯片引腳所分配的外設信號，否則，易造成系統(tǒng)不穩(wěn)定。如在狀態(tài)機設計中，若檢測外部管腳信號時經(jīng)常出現(xiàn)狀態(tài)不跳轉(zhuǎn)。因此需要嚴格的控制時序。

2.2 流水線技術和乒乓操作

2.2.1 前后級數(shù)據(jù)速率匹配

流水線是高速設計中常用的技巧，具體指數(shù)據(jù)處理流程和順序操作的設計思想，把處理流程分為多個步驟，數(shù)據(jù)是單向的，沒有反饋或迭代運算。前級輸出是后級輸入，并且數(shù)據(jù)速率相匹配。為達到流水線設計于前后級數(shù)據(jù)速率匹配的目的，須對各個步驟數(shù)據(jù)流量進行分析。若前后級操作時間相等，前級的輸出直接匯入后級輸入；若快于后級操作，則須通過串并轉(zhuǎn)換、邏輯復制等手段將數(shù)據(jù)分流，或者對前級數(shù)據(jù)先存儲后處理方式來讓數(shù)據(jù)流量匹配；若慢于后級操作，則需前級數(shù)據(jù)進行緩存，然后匯入后級輸入，并要注意速率匹配。

2.2.2 用乒乓操作實現(xiàn)高速數(shù)據(jù)存儲

乒乓操作常用于數(shù)據(jù)流控制處理，其數(shù)據(jù)流程描述：輸入數(shù)據(jù)流通過輸入數(shù)據(jù)選擇單元，等時分配到兩個數(shù)據(jù)緩沖區(qū)，然后經(jīng)過輸出數(shù)據(jù)流選擇單元，按節(jié)拍輪流相互切換連續(xù)不斷地把數(shù)據(jù)送到數(shù)據(jù)流處理模塊。其優(yōu)點是實現(xiàn)連續(xù)數(shù)據(jù)操作，有利于組織流水線處理、節(jié)約緩沖區(qū)空間，還可達到低速模塊處理高速數(shù)據(jù)的目的。例如：當外部信源持續(xù)速率80MB/s時，由于一個硬盤的連續(xù)存儲速率最高為40MB/s，故可采用兩個硬盤通過乒乓操作來實現(xiàn)存儲，其數(shù)據(jù)寫入通道結(jié)構(gòu)框圖。

2.3 串并轉(zhuǎn)換與并串轉(zhuǎn)換

串并轉(zhuǎn)換和并串轉(zhuǎn)換，兩者過程相反，但所用邏輯資源基本相同，可采用寄存器、RAM等實現(xiàn)。對于排序規(guī)則的轉(zhuǎn)換，可用case語句或if語句來實現(xiàn)；而較復雜的轉(zhuǎn)換可使用狀態(tài)機來解決。

2.4 數(shù)據(jù)接口同步

數(shù)據(jù)接口同步通常采用請求應答的握手機制或同步指示信號，也可使用RAM或FIFO等來實現(xiàn)。對于高速系統(tǒng)設計，添加時序約束的方法有利于提高工作頻率和進行系統(tǒng)分析。

2.5 異步復位與同步復位信號

電路系統(tǒng)設計中，一般都需要硬件復位電路。硬件復位分為異步復位和同步復位兩種，異步復位可靠性強，而同步復位有時會出現(xiàn)不定狀態(tài)。根據(jù)器件特性，綜合布線工具對異步復位和同步復位的實現(xiàn)往往不同，并且對系統(tǒng)最高工作頻率有影響。為保證系統(tǒng)工作穩(wěn)定性，一般仍采用異步復位方式。

2.6 全局時鐘

當組合邏輯函數(shù)鐘空觸發(fā)器時，常會存在門控時鐘,其最大缺點是容易產(chǎn)生毛刺，使電路誤操作。一般采用全局時鐘來替代門控時鐘，或使用寄存器使能端，在不增加資源的情況下，只要滿足建立時間要求，就可避免毛刺。門控時鐘也能穩(wěn)定工作，但滿足兩個條件：一是驅(qū)動時鐘的邏輯必須只包含一個與門或一個或門。若采用任何附加邏輯，則在某些情況下工作會出現(xiàn)由競爭產(chǎn)生的毛刺；二是邏輯電路的一個輸入作為實際時鐘，其他所有的輸入必須當作地址或控制線，并且遵守相對于時鐘的建立和保持時間約束。

2.7 雙邊沿檢測

在CPLD/FPGA設計中，對于雙邊沿信號來說，一般綜合工具都不支持，所以如何把雙邊沿轉(zhuǎn)換成單邊沿成為系統(tǒng)設計的關鍵。在此講解了采用時鐘檢測信號，出現(xiàn)變化即為上升沿/下降沿。當被測信號與檢測時鐘相關時，可不用第一個觸發(fā)器。

2.8 寄存器

以寄存器來劃分工作模塊，在電路描述中應該消除鎖存器。如果某個數(shù)據(jù)需要保存應該使用寄存器，因為鎖存器在整個電平有效期間對輸入信號敏感，輸入毛刺可以通過鎖存器進行傳播，致使后級組合邏輯電路發(fā)生競爭冒險的可能性大大提高，影響整個電路的性能。不適當?shù)拿枋鲆矔a(chǎn)生鎖存器，消耗了資源。

3 結(jié)束語

本文僅對CPLD/FPGA設計中一般規(guī)律和技巧加以介紹和分析，并未深入討論，其實這些經(jīng)驗也不是絕對的，隨著微電子工藝和EDA技術的發(fā)展，很多設計規(guī)則在不斷發(fā)生變化。只有在實踐中，勤于思考，細心體會，認真總結(jié)，掌握CPLD/FPGA的設計思想和方法，對電路系統(tǒng)設計大有益處。

[1]Ciletti,M ichael D,“Advanced Digital Design w ith the Verilog HDL”Upper Sadd le River, NJ：Prentice Hall,2003.

[2]The Programmable Logic Data Book. San Jose, CA： Xilinx,Inc., 1994.

[3]W. S. Carter, “The future of programmable logic and its impact on digital system design,” in IEEE Int. Conf. Computer Design：VLSI in Com puters and Processors, 1994, pp. 10-16.

[4]Sutherland S.Verilog 2001.Boston：Kluwer,2002.