集成電路版圖設計技巧

成玉

摘要 隨著信息科技的迅猛發展，集成電路在應用方面的普及度也在不斷的增加，而芯片尺寸也呈現出不斷縮小的趨勢。集成電路產品只有擁有更小的尺寸和更好的良率才能在市場競爭中脫穎而出，這就要求版圖設計人員擁有更加專業的水平和更高的技能。本文通過介紹版圖設計的一般流程和驗證方法，進一步分析和探討了集成電路版圖設計的技巧。

【關鍵詞】集成電路 版圖設計 技巧

1 集成電路版圖設計概述

集成電路設計的流程通常包含系統設計，邏輯設計，電路設計，版圖設計，以及之后的仿真。版圖設計在整個設計流程的最后階段，它是將電路設計轉換為物理版圖的設計過程，它的主要內容是根據電路設計合理的規劃布局和布線。

由于版圖設計里面包含了整個芯片設計所有的邏輯信息和設計內容，也是芯片制造所依賴的數據基礎。因此，芯片產品性能穩定與否取決于版圖設計的質量。這就要求版圖設計者必須對集成電路的制造工藝，電子元件的特性以及電路的工作原理有一定的了解。還需要設計人員能夠熟練的使用版圖設計軟件以提高工作效率。設計者只有具備這些專業技術能力，才能設計出面積小而且性能穩定的芯片版圖。

目前企業應用比較多的版圖設計軟件是Cadence。它的設計功能比較強大，幾乎涵蓋了整個集成電路設計和驗證所需的大部分功能，軟件界面十分人性化，軟件操作也十分穩定和方便。

2 集成電路版圖設計流程

2.1 與電路設計者進行有效的溝通

首先，在版圖設計開始之前，版圖設計師需要跟電路設計師取得良好的溝通。需要了解他對于工作進度的安排，以及對版圖面積的要求。知道哪些功能模塊在電路中特別重要，哪些器件需要進行高度的匹配以及哪些模塊之間可以就近擺放或者需要進行相應的隔離處理。還包括要了解電路中哪些是大電流的部分，需要多大的線寬等等一系列版圖設計的細節。版圖設計師只有在設計的初始階段盡可能多的了解和熟悉版圖設計中的要點和值得注意的事項，才能在整個芯片設計過程中更有針對性的進行優化以符合電路設計師的要求。

2.2 全局規劃設計

全局規劃設計（也稱為Floor Plan），即為所有版圖模塊提供合理的布局和布線規劃。模塊的布局要考慮串擾和噪聲的影響，要把有干擾的模塊隔遠一點，連線密集的模塊可以靠近放置。布線規劃的時候要規定電源線和地線的分布，大電流部分要預留充足的走線空間。合理的布局布線不但能夠節省版圖的面積，還能夠提高后期版圖設計的效率。

2.3 分層設計

分層設計是在全局規劃的基礎上，按照從大模塊到小模塊的設計順序，將各種功能模塊的電路劃分為一個個單元，然后合理的設計這些單元內部的子模塊和器件。通過先完成底層子模塊級別的版圖設計，再一層一層逐步往上，進一步整合完成最上層的整個集成電路的版圖設計。

2.4 版圖的驗證

為了實現最優化和最緊湊的版圖面積，就需要對版圖設計的布局布線進行不斷的調整和改進，與此同時還要使用驗證工具對版圖檢查，查看是否遵守工藝設計的規則。

2.4.1 DRC驗證（Design Rules Checker）

DRC是設計規則檢查，是根據工藝設計規則對版圖進行檢查，如果發現存在違反設計規則的地方會在版圖上標記，并顯示錯誤的原因。此時，版圖設計工程師就要根據提示做出相應的更改，直到沒有DRC報錯為止。在版圖設計的最初階段就要對每個模塊進行DRC驗證，以確保每一個底層的模塊都是符合設計規則的。否則如果等到最上層布局布線完成后，才發現模塊內部有大量的DRC錯誤就會很難修改，有的甚至會影響到整個項目的進度。

2.4.2 ANT檢查（Antenna）

ANT就是指天線效應檢查，天線效應是指在工藝刻蝕的過程中金屬線會不斷吸收游離的電荷從而使電位升高，如果這根金屬線連接到晶體管的柵極就會因為高電位而把晶體管的柵極擊穿。ANT會檢查金屬的面積和柵極的面積比例，如果長金屬存在天線效應，就需要利用上層金屬線進行跳線或者增加一個二極管通過接地來釋放電流。

2.4.3 ERC驗證（Electrical Rules Checker）

ERC是一種電學規則檢查，用于查看版圖中的線路有沒有短路、開路和浮動結點的現象。在ERC檢測到短路錯誤后，它將會提示錯誤的坐標，版圖工程師就需要根據工具的報錯提示尋找問題并修改。

2.4.4 LVS驗證（Layout Versus Schematic）

LVS是版圖和原理圖之間的比較檢查，是比較版圖和原理圖的元件和它們之間的連接關系是不是一致。如果它們之間存在差異，LVS就會報告錯誤，就需要對差異的部分修改，直到版圖和電路圖完全相同。

2.5 寄生與仿真

在芯片制造期間，因為工藝偏差將引起一些寄生參數，分別為寄生電阻、寄生電感與寄生電容。由于寄生參數無處不在，因此在版圖設計之后需要提取寄生信息，并重新執行仿真以驗證最終的版圖是否符合電路的功能設計。

3 集成電路版圖設計技巧

版圖設計是一個需要重復優化改進的過程，所以版圖設計工程師只有掌握一定的設計技巧才能提高工作效率。

3.1 版圖的匹配

在集成電路的工藝制造時，會伴隨一些隨機誤差、梯度誤差等很多充滿不確定的因素，從而使得生產出來的實際芯片產品與理論上的參數存在一定的工藝偏差，這種偏差就是器件的不匹配造成的。隨著半導體工藝尺寸的不斷縮小，導致器件不匹配和成品率降低的現象日益增多，這對電路的性能造成了很大的影響。特別是對模擬電路而言，器件的匹配對產品特性的精準度十分重要。因此，版圖設計師必須熟悉一些基本的方法和技巧來處理器件的匹配。無論是晶體管還是電阻和電容匹配都要遵循器件相互靠近擺放、方向一致以及周圍環境相同的原則，以下是一些常用的匹配方法。

3.1.1 叉指匹配

叉指匹配是一維共質心陣列，這種方法通常應用于晶體管和電阻，也應用于其他任何要求匹配的器件。以晶體管為例，當晶體管尺寸非常大的時候，要想達到良好的器件性能就需要將晶體管分割為若干個相同尺寸的小晶體管，并且進行共質心的叉指匹配。例如兩個晶體管被標記為A和B，那么叉指結構就是ABAB或者ABBA。這兩種叉指匹配中ABBA形式的匹配度相對更好一點，能使晶體管的參數差異最小化，如圖1所示。

3.1.2 交叉耦合匹配

通常在模擬電路中精度需求較高的匹配元件，就要使用交叉耦合的匹配模式。該模式是二維的共質心陣列，這種匹配模式比一維的叉指匹配模式達到的匹配度更高，工藝的失配影響更小。而且這種匹配方式布局更加緊湊和分散，多應用于晶體管的匹配或者電容的匹配，較少應用于電阻的匹配，如圖2所示。

3.1.3 虛擬器件

在需要匹配的器件兩端放置虛擬器件，虛擬器件的大小要跟匹配器件的尺寸相同，同時要保證匹配器件間的距離相同。如果遇到需要高度匹配的器件就要在器件的四周都加上虛擬器件，這樣才能使每個匹配器件周圍的刻蝕環境一致，防止四邊的匹配器件被過度刻蝕。但這種方法會占用較多的面積，使用時要考慮面積是否可行。

3.2 版圖的噪聲與串擾

在布局布線的過程中，會有很多寄生電阻和寄生電容。寄生電阻會使電壓產生漂移，導致額外的噪聲產生，而寄生電容的耦合也會對信號產生干擾。這些寄生參數不但會對電路的性能造成，更有可能使芯片不能正常的工作。所以在布局布線的時候版圖工程師需要掌握一些技巧來減少寄生參數對芯片的影響。

（1）把電流較大的金屬線加寬。

（2）需要進行對稱的信號線要盡量做到相似，這樣才能使信號線上的寄生電阻相似。

（3）時鐘信號線應該避免與其他信號線重疊，也要加大與其他信號線之間的間距。

（4）在電路中，遇到敏感的信號線，可以通過在兩側添加金屬線接地進行保護。

（5）信號線之間不能平行著走很長的距離，彼此之間交叉的走線方式比平行著走線要好。

（6）對于模塊的輸入和輸出信號則要避免交叉。

（7）模擬電路中的數字部分要圍一圈保護環進行隔離，如果有必要可以加雙層的保護環。

（8）在布線的過程中要注意避免從匹配的器件上走線，以免寄生電阻和耦合電容對器件產生影響。

4 結束語

綜上所述，集成電路的版圖設計十分復雜，需要進行系統性的規劃才能很好的完成。要想高效的完成一個版圖設計除了要能熟練使用版圖設計的工具，了解版圖設計的規則和流程，還需要掌握更多設計相關的技巧。而這些都跟版圖設計工程師的經驗密切相關，設計者要學會總結版圖設計的技巧，從實踐中不斷提升版圖設計的水平。

參考文獻

[1]（加）Dan Clein.CMOS集成電路版圖一概念、方法、與工具[M]，北京：電子工業出版社，2006 （03）：2-4 58-60.

[2]（美）Christopher Saint/Judy Saint.集成電路掩模設計一基礎版圖技術[M].北京：清華大學出版社，2006，7-16.