C頻段寬帶高速跳頻鎖相環頻率源設計

孫文權

摘要：本文基于HMC833LP6GE多核VCO鎖相環芯片，采用乒乓式鎖相環結構形式，通過手動校準預置VCO子段快速搜尋方法，實踐并優化關鍵設計參數，實現了C頻段4～6GHz、跳速30000跳/秒、頻率轉換時間50ns的寬帶高速跳頻的頻率源設計。

關鍵詞：跳頻；鎖相環；HMC833；C頻段；頻率源

1 引言

頻率源是現代微波通信系統的“心臟”，作為本振信號和中頻信號進行上、下變頻，或者直接用作時鐘信號，其性能優劣直接關系到整個系統的抗干擾性、隱蔽性及數字處理能力。隨著電子對抗、跳頻抗干擾、隱蔽通信等領域技術的發展，對頻率源在高頻率、寬頻帶、低相噪、高跳速、小體積等方面提出越來越高的要求。跳頻工作頻率更寬、頻率轉換時間更短、體積功耗重量更小的跳頻源一直是中外射頻設計師的研究熱點。乒乓式鎖相環結構能夠縮短一半的鎖相時間，常常被用于高速跳頻系統中，具有輸出雜散好、結構簡單的特點[1]。

2 設計原理

某新一代預研通信項目的信道變頻模塊需要一個寬帶高速跳頻本振信號，其關鍵指標包括：頻率4～6GHz、頻率分辨率100Hz、跳頻速率20000跳/秒、頻率轉換時間100ns、相位噪聲優于-95dBc@10kHz，雜散優于-60dBc。鎖相環（PLL）和直接數字頻率合成（DDS）是實現頻率源的兩種主要方式，PLL受限于鎖頻時間和高分辨率，DDS受限于寬帶高頻和雜散抑制。經技術指標分析并結合軟件仿真，本文基于鎖相環芯片HMC833，利用乒乓式鎖相環實現快速跳頻切換，實現低成本、小型化的寬帶高速跳頻的頻率源。

PLL1與PLL2采用基于HMC833頻率合成器芯片進行設計，兩者電路一致，由外部100MHz晶振和FPGA提供參考時鐘和SPI控制，然后通過3個單刀雙擲射頻開關HMC347進行乒乓式快速切換，提高PLL1與PLL2的輸出隔離度。鏈路中的高通濾波器HPF3800用于抑制HMC833的基頻VCO頻率（2～3GHz），固定增益放大器不僅用于提高輸出功率，而且作為反向隔離可避免鎖相環輸出的負載牽引。當HMC347的跳頻切換脈沖（跳頻速率）為上升沿時，表示使用PLL1輸出頻率f1，同時FPGA經SPI2接口給PLL2預置頻率f2，即PLL2處于鎖頻狀態。反之，當HMC347的跳頻切換脈沖為下降沿時，表示使用PLL2輸出頻率f2，同時FPGA經SPI1接口給PLL1預置頻率f3，即PLL1由上一跳的工作狀態切換為鎖頻狀態。依次循環，兩個鎖相環交互乒乓式不斷切換“工作-鎖頻”狀態，跳頻切換時間取決于射頻開關的捷變時間，跳頻速率取決于鎖相環的鎖頻時間。

3 設計實現

ADI公司的HMC833LP6GE是一款集成PLL+VCO的小數N分頻鎖相環，內部基頻VCO由四個子VCO復合而成，結合輸出分頻器與倍頻器，輸出頻率范圍可達25～6000MHz。鑒相頻率支持100MHz，24位步長小數精度，輸出功率可編程調節0～9dBm[2]。具有業界領先的超低相位噪聲和優異雜散性能，最大限度的減小阻塞效應和提高頻譜純度。射頻開關芯片選用ADI公司的HMC347ALP3E，頻率覆蓋DC至14GHz、隔離度45dB、切換響應時間約10ns，使用-5V/0V雙路控制且無需供電的吸收型單刀雙擲開關[3]。

根據設計需求，HMC833輸出選擇倍頻模式，可輸出頻率3～6GHz，滿足4～6GHz；鑒相頻率為50MHz，頻率分辨率= 50MHz/224≈3Hz，滿足100Hz；HMC347開關切換約10ns，附加控制時延不大于20ns，滿足100ns。

鎖相環的環路濾波器參數與鑒相頻率、相位噪聲、鎖定時間等指標密切相關，實踐證明環路帶寬越大、鑒相頻率越高，則帶內相位噪聲越好、鎖定時間越小[2]。本文中設計典型二階無源環路濾波器，借助ADI公司ADIsimPLL_V4.2軟件，當環路帶寬294kHz，相位裕度55.4°時，仿真得到鎖定時間約25us，相位噪聲約-103dBc@10kHz。

FPGA按照SPI串口控制協議分別控制兩個鎖相環，首先完成18個32位寄存器初始化，然后執行20個頻點的頻率跳頻流程。優化后的初始化序列為：Reg 00h=00002000h；Reg 01h=00000208h；Reg 02h=00000210h；Reg 05h=00162828h；Reg 05h=0060A028h；Reg 05h=00E09028h；Reg 05h=00201828h；Reg 05h=000F8828h；Reg 05h=00700028h；Reg 06h=030F4A30h；Reg 07h=002D4E38h；Reg 08h=C1BEFF40h；Reg 09h=5CBFFF48h；Reg 0Ah=00084650h；Reg 0Bh=0F806158h；Reg 0Fh=00008178h；Reg 03h=00003018h；Reg 04h=19999A20h。

4 性能測試

在研制接收信道變頻設計中，依據圖1原理框圖，設計寬帶高速跳頻的頻率源作為本振信號，其PCB實物頻率源局部見圖2左。PLL1上電初始化后輸出4.8GHz，通過頻譜儀測試相位噪聲-99.5dBc@10kHz，帶內雜散-73.4dBc，滿足技術要求。

HMC833內部的自動校準模式控制簡單，但實測鎖頻時間平均約46us。為進一步縮短鎖頻時間得到足夠余量，采用手動校準模式。首先在自動校準模式下對輸出頻率4～6GHz進行1MHz步進掃頻，回讀寄存器VCO_Reg 00h對應每個頻點VCO調諧變容管的子帶數值，存入EEPROM存儲器，組成一張“頻率—子帶”對照表。然后初始化為手動校準模式，FPGA在更改頻率時可同時提取該頻率所屬的VCO調諧子帶數值，即省去了VCO自動校準時間約20us，此時任一跳頻頻率解調后查看波形見圖2右。經10個測試頻率多次驗證，鎖頻時間平均約26us，滿足50us即20000跳/秒，頻率轉換時間平均約47ns，滿足100ns技術要求。

5 結束語

本文介紹了基于HMC833LP6GE芯片的乒乓式鎖相環頻率源的工作原理及實現方法，并給出了具體的設計參數和測試方法。結果表明頻率源可支持C頻段帶寬2GHz、3萬跳/秒、轉換50ns的跳頻能力，兼有超低相位噪聲及優異雜散性能，滿足軍用及工業級應用環境，具有很好的參考價值與一定的工程意義。

參考文獻

[1]遠板俊昭.鎖相環（PLL）電路設計與應用[M].北京：科學出版社.2011.

[2]劉穎.鎖相環中鑒相器和環路濾波器的設計[D].西安：西安電子科技大學.2013.

（作者單位：廣州海格通信集團股份有限公司南京研究所）