低成本地下電纜故障測距高速采樣電路設計

梅鳴陽，周鳳星，沈春鵬

（武漢科技大學 冶金自動化與檢測技術教育部工程研究中心，武漢 430081）

行波法可利用脈沖波形與故障返回波形時間差及行波波速，實現地下電纜故障點到測量點距離的測量，對行波信號的采集是行波法故障測距的重要組成部分。行波波形中涵蓋許多故障信息，對寬帶寬波形進行高速采樣十分必要[1]。由于采樣頻率的增高，普通采樣電路無法滿足需求，需要設計一款高速采樣模塊實現對電纜故障信號瞬態變化的記錄與存儲。高速采樣電路的設計不僅受成本及現代模擬器件制造工藝的限制，而且因為工作頻率升高，電路中數字信號反射、串擾、延遲等信號完整性問題愈發突出[2-4]。

本文結合2017年武漢國鼎科技有限公司地下電纜故障檢測項目需要，設計了基于FPGA控制的高速采樣模塊，并對該高速電路關鍵信號進行信號完整性分析，保證該電路能夠正常工作。

1 采樣參數及方案

在電纜故障測距設備中，脈沖信號上升時間約為13ns，下降時間約為10ns，信號帶寬約為35MHz，采樣電路需要實現200 MHz的采樣頻率。考慮成本高低和采樣波形重復性使用采樣頻率較低的ADC，通過并行時間交替采樣的方式實現更高頻率的等效實時采樣[5]，通過兩采樣通道進行交替采樣，采樣結果進行處理后可等效為兩倍時鐘頻率采樣效果。

2 系統結構

高速采樣模塊整體結構如圖1所示。

圖1 采樣模塊整體框圖Fig.1 Sampling module overall block diagram

采樣模塊采用一片8位、雙通道采樣芯片AD9288對行波發射信號及故障返回信號進行采樣。采集的數據根據時鐘緩沖單元分配時鐘，交替存儲至FPGA中所編寫的FIFO儲存單元，DSP可利用該儲存單元以較低頻率獲得采樣結果并將該結果在液晶屏上顯示出來。采樣電路是以FPGA作為控制核心實現對信號的處理、采集、存儲工作。

3 系統設計與實現

3.1 信號調理電路

模塊采用AD8138構成低失真差分ADC驅動電路抑制共模噪聲，其共模抑制比可達-77 dB，工作原理如圖2所示。

圖2 輸入信號調理電路Fig.2 Input signal conditioning circuit

行波在電纜傳輸過程中，高頻成分更容易損耗，使用AD8138代替傳統巴倫變壓器驅動ADC，可以保留低頻信息。通過調整VCOM引腳上的電壓可1∶1的改變差分輸出的共模電壓，當該共模電壓與ADC的差分參考電壓一致時，ADC可獲得交流采樣最大動態范圍。AD8138增益帶寬積可達320 MHz，壓擺率為1150 V/μs，對于脈沖信號，可快速建立起電壓，失調電壓一般為1 mV。為保護采樣電路不被高電壓脈沖信號損壞，可在輸入端正反并聯2個導通壓降較低的肖特基二極管，構成輸入保護電路。

3.2 高速ADC芯片

ADC9288是一款由Analog Devices公司生產的低成本高速模數轉換器，該芯片具有2個可獨立工作的模數轉換通道，每個通道能夠以100 MS/s轉換速率工作。ADC的控制管腳及數字輸出管腳兼容TTL（3.3 V）和 CMOS（3.3 V）電平，對控制管腳 S1、S2分別分配為高電平和低電平，設置芯片工作在普通工作模式，此時2個模數轉換通道可獨立工作。將控制管腳DFS電平設置為高電平，ADC數字信號輸出為帶偏置的二進制輸出。

3.3 FPGA控制電路

FPGA采用ALTER公司生產的EP4CE6E6E22C8N，主要實現編碼時鐘輸出、采樣數據的存儲及與DSP通信功能，FPGA功能框圖如圖3所示。

圖3 FPGA功能框圖Fig.3 FPGA functional block diagram

由FPGA實現的PLL鎖相環功能，可實現將外部50 MHz時鐘倍頻至100 MHz，并將該信號作為ADC采樣編碼時鐘的參考時鐘。采樣數據的高速緩存是以異步FIFO緩沖器實現的。通過FIFO緩沖器，數據可以較快速度寫入，而以較慢速度讀出。如圖4所示為FPGA時序圖。

DSP通過 data、wrreq、wrclk管腳向 FPGA 發送指令，FPGA根據指令輸出參考時鐘頻率C0，同時通過pulse信號使能雙通道存儲FIFO寫入使能信號；采樣頻率wrclk_a、wrclk_b由C0通過時鐘分配模塊處理獲得，當A，B通道FIFO存儲滿后wr-full_A和wrfull_B均為高電平，FPGA停止采樣并通過wrfull信號通知DSP采樣狀態，DSP通過輸入rdclk時鐘信號和rdreq使能信號讀取數據。

圖4 FPGA時序圖Fig.4 FPGA timing diagram

3.4 時鐘分配模塊

采用時間交叉采樣方式對模擬信號進行高速采樣，各個數字處理單元都是以時鐘信號驅動的，從而保證時序上的一致性，整體時鐘分配如圖5所示。

圖5 系統時鐘分配圖Fig.5 System clock distribution diagram

外部有源晶振產生的50 MHz時鐘信號通過FPGA內PLL倍頻至100 MHz，該信號作為FPGA內部控制信號的時鐘驅動，同時該時鐘信號通過74LXC86異或門電路與不同電平邏輯運算獲得相位相差180°的兩路100 MHz時鐘信號。存在相位差的時鐘信號分別作為2個采樣通道時鐘驅動。

3.5 信號完整性問題的提出

該采樣設備由于工作頻率較高，可能存在信號問題，圖6為時鐘分配網絡中直接使用一個與邏輯門電路驅動6個異或邏輯門電路信號仿真圖。

可見驅動信號在高低電平變化時并非單調，而AB兩路接收到的信號也存在畸變現象。負載門電路將高于2.0 V電平識別為高電平，低于0.8 V電平識別為低電平。此時給定驅動時鐘占空比為50%，經門電路輸出時鐘占空比約為61%，這將導致雙通道的采樣相對相位不能保證為180°，其最終合成波形無法等效為200 MHz的采樣頻率。為保證系統能按設計邏輯工作，在PCB布線過程中，需對部分傳輸網絡進行仿真，保證負載端對電路信號時序、持續時間和電壓幅值等問題的要求[6-7]。

圖6 前仿真模型及仿真結果Fig.6 Simulation model and simulation results

3.6 一對多信號質量控制

時鐘分配網絡中，為保證兩路信號同時到達，需各分支布線長度等長。樹形拓撲結構在分支處會導致阻抗發生改變，反射信號噪聲不僅會在分支內造成干擾，而且分支與分支之間也會互相干擾，因此需在驅動端及負載端都添加端接電阻[8-9]。

在驅動端使用串聯端接的方式抑制噪聲，要求串聯端接電阻與驅動器輸出阻抗之和等于傳輸線特征阻抗，該設計中串聯電阻為30 Ω。在負載端，由于同一通道3個負載位置較為接近，該處分支較短，非均勻傳輸線距離短，阻抗突變造成的反射可忽略不計，可在靠近負載處并聯端接電阻，抑制一級分叉造成的噪聲，并聯電阻阻值與傳輸線阻抗一致。由于添加了端接電阻，會導致驅動端驅動能力不足，使用阻容耦合方式保證負載正確識別電平。

對驅動電路重新進行設計并布線，經過反復實驗，獲得最終板級仿真導出模型及相關信號圖如圖7所示。驅動端的波形能夠維持方波形狀，AB通道的負載端信號幾乎一致，時鐘信號在電平敏感區域單調。

圖7 后仿真模型及仿真結果Fig.7 Postsimulation model and simulation results

3.7 PCB設計相關規則

設備工作于高頻狀態，按照以下方案設計PCB以預防常見的信號完整性問題：

（1）設計四層PCB層疊，保證信號有完整參考平面，防止跨平面阻抗變化導致的信號反射；

（2）ADC及FPGA信號傳輸總線為點對點連接，需添加端接電阻抑制反射噪聲；

（3）數據總線PCB布線需遵循3W原則，防止串擾；

（4）高速芯片附近需添加去耦電容，防止地彈噪聲。

4 實驗結果

為驗證采樣模塊行波信號采樣效果，取一段長約200 m的雙絞線電纜作為測試對象，模擬現場電纜故障測距。以電纜一頭作為測試點的起始端，另一頭作為測試點的末端，終點短路，模擬低阻故障進行電纜故障檢測實驗。該采樣模塊采樣數據在液晶屏上顯示結果與示波器檢測結果對比如圖8所示。

圖8 采樣模塊樣機采樣效果Fig.8 Sampling module prototype sampling effect

由實驗結果可知，采樣模塊可按設計正常工作，樣機能夠準確獲得50 ns驅動信號及故障返回信號，并且可以通過該信號判斷出電纜故障點的位置。

5 結語

通過對低壓脈沖法對信號采樣的需求分析，設計了一套由FPGA控制的高速采樣電路，該電路成本低且結構簡單，適用于便攜式設備中使用。為保證該電路能夠正常工作，對電路中時鐘分配網絡進行了信號完整性的仿真分析及電路改進。通過實際板卡現場試驗，驗證了電路設計及仿真的準確性，實現了對低壓脈沖故障信號的采集，為電纜故障檢測設備研制后續工作出了鋪墊。

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