基于EPM1270的可校時電子鐘設(shè)計

王喜喜 沈祖斌

摘 要：利用電子設(shè)計自動化（EDA）的技術(shù)自頂向下的設(shè)計方法，設(shè)計可校時電子鐘各模塊及相應(yīng)具體電路，利用Quartus Prime軟件平臺對電路進(jìn)行設(shè)計，設(shè)計包括對系統(tǒng)時鐘精確的分頻以及動態(tài)刷新驅(qū)動七段數(shù)碼管顯示，最后通過Quartus Prime軟件平臺編譯、仿真，并下載到EPM1270開發(fā)板上。在開發(fā)板上顯示“時”，“分”，“秒”，并可通過兩個功能鍵進(jìn)行校時。

關(guān)鍵詞：校時；電子鐘；動態(tài)刷新；分頻電路

中圖分類號：TH714 文獻(xiàn)標(biāo)志碼：A 文章編號：2095-2945（2018）19-0089-03

Abstract： Utilizing Electronic Design Automation （EDA） technology top-down design methodology， designing corrective electronic clock modules and corresponding specific circuits， using the Quartus Prime software platform to design the circuit， the design includes precise frequency division of the system clock and the dynamic display method is used to drive the seven-segment digital display， which is finally compiled and emulated by the Quartus Prime software and downloaded to the EPM1270 development board. The "hour"， "minute"， "second" are displayed on the Development Board and the time can be corrected by two function keys.

Keywords： correcting time； electronic clock； dynamic display； frequency divider

1 概述

在電子技術(shù)設(shè)計領(lǐng)域，可編程邏輯器件的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計帶來了極大的靈活性。這些器件可以通過軟件編程而對其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計可以如同軟件設(shè)計那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計方法、設(shè)計過程和設(shè)計觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。

隨著現(xiàn)場可編程門陣列（field program mablegate array，F(xiàn)PGA）的出現(xiàn)，電子系統(tǒng)向集成化、大規(guī)模和高速度等方向發(fā)展的趨勢更加明顯，作為可編程的集成度較高的 ASIC，可在芯片級實現(xiàn)任意數(shù)字邏輯電路，從而可以簡化硬件電路，提高系統(tǒng)工作速度，縮短產(chǎn)品研發(fā)周期。故利用FPGA這一新的技術(shù)手段來研究電子鐘有重要的現(xiàn)實意義。

本設(shè)計使用EPM1270開發(fā)板，利用Quartus Prime軟件設(shè)計的一個可校時電子鐘。

2 電子鐘功能描述

開發(fā)板上八個并排的七段數(shù)碼管采用動態(tài)刷新驅(qū)動的方式分別用于顯示電子鐘的“十時”、“時”、“十分”、“分”、“十秒”、“秒”、“1/10秒”及“1/100秒”；校時功能模仿傳統(tǒng)手表校時方式，分別對“時”和“分”逐位校時，對“秒”采用清零進(jìn)位（秒針小于30，清零時不進(jìn)位）的方式進(jìn)行校時；功能按鍵采用開發(fā)板上未經(jīng)去抖且常態(tài)為高電平的兩個按鍵。同時，開發(fā)板系統(tǒng)時鐘為50MHz有源晶振。

如圖1電子鐘工作說明圖，其工作原理是：由系統(tǒng)提供的時鐘脈沖信號經(jīng)過分頻電路的分頻后，分別產(chǎn)生用于校時電路的去抖頻率、校時時使所校時數(shù)碼管閃爍的頻率、計時電路的計時頻率和數(shù)碼管動態(tài)刷新驅(qū)動的刷新頻率；計時電路的輸出通過刷新電路的刷新頻率分時輸入到七段顯示譯碼器，經(jīng)過譯碼器譯碼后送到七段數(shù)碼管上顯示，數(shù)碼管在刷新電路的作用下分時選擇數(shù)碼管，使得在同一時刻計時電路對應(yīng)的輸出顯示到對應(yīng)的數(shù)碼管上，即動態(tài)刷新驅(qū)動的顯示方式，采用這種顯示驅(qū)動方式能有效節(jié)省I/O引腳的消耗。當(dāng)電路計時出現(xiàn)誤差時，可以由校時電路通過兩個功能鍵分別對“時”、“分”、“秒”進(jìn)行校時。一個功能鍵進(jìn)行模式選擇，分別可選擇對時進(jìn)行逐位加一模式，對分進(jìn)行逐位加一模式，對秒、1/10秒、1/100秒清零模式，以及常態(tài)模式。在前三鐘模式的狀態(tài)下，所校時的數(shù)碼管閃爍。另外對秒的清零所采取的辦法是，滿30秒，清零的同時對分進(jìn)行加一。

3 電路設(shè)計

由于數(shù)碼管采用動態(tài)刷新驅(qū)動的方式需要合適的刷新頻率，再加上電子鐘的計時與校時功能分別需要對應(yīng)的時鐘頻率，則需要分頻模塊設(shè)計合適的電路對系統(tǒng)時鐘頻率進(jìn)行分頻處理；多個不同模的計數(shù)器需要經(jīng)過計時模塊合理的電路設(shè)計，才能實現(xiàn)我們整個系統(tǒng)的計時功能；另外，計時模塊中各個計數(shù)器的輸出分別能送到對應(yīng)的七段數(shù)碼管上，以及八個數(shù)碼管能完成工作，即能實現(xiàn)動態(tài)刷新都需要顯示模塊完成設(shè)計。最后，校時功能需要對按鍵進(jìn)行去抖處理以及對按鍵的功能設(shè)計，則需要校時模塊進(jìn)行電路設(shè)計；電路設(shè)計采用層次化結(jié)構(gòu)，頂層電路設(shè)計可分為四個大模塊，分別為顯示模塊、計時模塊、分頻模塊和校時模塊組成。

如圖2所示，F(xiàn)RE32是一個可分別產(chǎn)生1/2，1/4，1/8...，1/231，1/232分頻的分頻電路，由clock輸入系統(tǒng)時鐘，由q[31..0]輸出分頻后的時鐘信號；Time_Fre則是將系統(tǒng)時鐘分頻后，每10ms輸出一個高電平，其輸出作為計時模塊的控制信號，每當(dāng)Time_Fre的輸出端EN_OUT為高電平時，計時電路Counter_Time則才可響應(yīng)系統(tǒng)時鐘，其內(nèi)部的計數(shù)器才可計數(shù)，即實現(xiàn)了每10ms計時電路的最低位，即1/100秒計數(shù)器計數(shù)一次；圖中FRE32和Time_Fre構(gòu)成了整個分頻模塊，提供整個系統(tǒng)需要的各種頻率的時鐘信號；圖中counter8是一個模八計數(shù)器，輸入系統(tǒng)的1/217分頻后，其輸出的計數(shù)結(jié)果000->111，分別送到圖中的View來選擇對應(yīng)的數(shù)碼管，和Counter_Time來選擇計時電路中對應(yīng)的計數(shù)器的輸出，因此整個顯示電路由圖中counter8模八計數(shù)器、View以及7447譯碼器組成；圖中校時電路Control將功能按鍵進(jìn)行去抖處理后，模式選擇由Control的SEL_MODE_OUT[2..0]輸出送到View選擇對應(yīng)的數(shù)碼管閃爍，送到Counter_Time選擇要調(diào)節(jié)的計數(shù)器，而圖中CLK_USER_OUT則送到計時電路Counter_Time替代系統(tǒng)時鐘對計時電路進(jìn)行校時。

3.1 分頻模塊

分頻電路的功能是對系統(tǒng)產(chǎn)生的時鐘信號頻率進(jìn)行分頻處理，一方面產(chǎn)生用于計時模塊的精確計時頻率，另一方面產(chǎn)生用于顯示模塊動態(tài)刷新驅(qū)動數(shù)碼管的刷新頻率和用于校時的閃爍效果頻率以及校時模塊得的按鍵去抖的頻率。

由于計時電路時間精確到百分之一秒。要保證電子鐘的精確度，就需要利用實驗板上的50MHz晶振源得到100Hz的時鐘脈沖。因此，用于計時模塊的分頻電路采用一個模500000的計數(shù)器，即每經(jīng)過50萬個時鐘脈沖，其輸出端輸出一個高電平。此高電平作為計時電路的使能信號，讓計時電路在系統(tǒng)時鐘下工作，即每經(jīng)過50萬個系統(tǒng)時鐘，計時電路最低位計數(shù)一次（100Hz）。

3.2 計時模塊

計時模塊內(nèi)部電路總共由八個計數(shù)器，分別由五個模十計數(shù)器、兩個模六計數(shù)器和一個模三計數(shù)器組成。

其工作流程是：1/100秒計數(shù)器通過外部每10ms產(chǎn)生的一個使能信號使1/100秒計數(shù)器計數(shù)一次，1/100秒計數(shù)器每計滿10次產(chǎn)生一個使能信號使1/10秒計數(shù)器計數(shù)一次，1/10秒計數(shù)器每計數(shù)滿10次產(chǎn)生一個使能信號使秒計數(shù)器計數(shù)一次，秒計數(shù)器每計數(shù)滿10次產(chǎn)生一個使能信號使十秒計數(shù)器計數(shù)一次，十秒計數(shù)器每計數(shù)滿6次產(chǎn)生一個使能信號使分計數(shù)器計數(shù)一次，分計數(shù)器每計數(shù)滿10次產(chǎn)生一個使能信號使十分計數(shù)器計數(shù)一次，十分計數(shù)器每計數(shù)滿6次產(chǎn)生一個使能信號使時計數(shù)器計數(shù)一次，時計數(shù)器每計數(shù)滿10次或4次產(chǎn)生一個使能信號使十時計數(shù)器計數(shù)一次，十時計數(shù)器則每計數(shù)3次一個循環(huán)。

由于受到七段數(shù)碼管只能顯示一位十進(jìn)制數(shù)的限制，對于電子鐘的時分秒的顯示，其個位與十位要分別輸出顯示到七段數(shù)碼管上，并且對于小時的顯示更加特殊。由于小時每滿24小時一個循環(huán)，其個位的進(jìn)制會因為十位的進(jìn)制的不同而有所變化。即當(dāng)十位為0或1時，其個位每滿十進(jìn)一，而當(dāng)十位為2時，其個位滿四進(jìn)一。因此根據(jù)這個特點，可以利用一個模三計數(shù)器作為十位的計數(shù)，模十計數(shù)器作為個位的計數(shù)。并且，將模十計數(shù)器和部分邏輯門組合提供一個模四計數(shù)器的進(jìn)位輸出。當(dāng)十位的模三計數(shù)器計數(shù)值2時，選擇個位的模四計數(shù)的進(jìn)位輸出作為使能信號，否則選擇個位的模十計數(shù)的進(jìn)位輸出作為使能信號。

其原理是，當(dāng)模三計數(shù)器的輸出QD QC QB QA=0010，模十計數(shù)器的輸出QD QC QB QA=0011時，模十計數(shù)器的置數(shù)端有效，模三計數(shù)器的使能端有效，在下一個脈沖信號來臨時，0000從模十計數(shù)器的A B C D口置入，則模十計數(shù)器從輸出QD QC QB QA=0000，同時模三計數(shù)器計數(shù)一次，完成一次循環(huán)計數(shù)，QD QC QB QA的輸出由0010變?yōu)?000，該過程即完成了時鐘的小時部分從23時到00時的過程。

3.3 計校時模式控制

無論何種方案設(shè)計出的電子鐘都或多或少會存在誤差， 因此必須考慮校時模塊的設(shè)計。當(dāng)由于某種原因電子鐘走時不準(zhǔn)時，可以校對時、分、秒。系統(tǒng)采用雙鍵校時法進(jìn)行設(shè)計，為選擇并校對時、分、秒，需設(shè)計一譯碼電路分別產(chǎn)生校時、分、秒的使能信號；為完成時、分、秒計數(shù)值的修改，需產(chǎn)生一個單脈沖信號。

如圖3所示，Mode與SET為開發(fā)板上兩個常態(tài)為高電平的兩個按鍵，Mode進(jìn)行模式選擇，SET修改計數(shù)值；Mode經(jīng)過去抖電路處理后，產(chǎn)生的單脈沖作為模四計數(shù)器的脈沖輸入，模四計數(shù)器的輸出經(jīng)過2-4譯碼器的譯碼使2-4譯碼器的輸出Y0 Y1 Y2 Y3依次輸出高電平，當(dāng)Y0為高電平時，Y1 Y2 Y3為低電平，此時時、分、秒計數(shù)器的計數(shù)脈沖都將輸入系統(tǒng)脈沖，并且時計數(shù)器的使能端由分計數(shù)器的輸出和秒計數(shù)器輸出控制，分計數(shù)器的使能端由秒計數(shù)器的輸出控制，秒計數(shù)器的使能端則由分頻電路輸出的精確的100Hz使能信號控制，電子鐘正常計時；當(dāng)Y1為高電平時，秒計數(shù)器的清零端與去抖后的Set單脈沖接通，分計數(shù)器的計數(shù)脈沖切換為Set單脈沖，并且在秒計數(shù)器輸出大于等于30秒時使能分計數(shù)器，此時可通過SET鍵對秒的數(shù)值進(jìn)行清零，如果在秒計數(shù)器的輸出大于等于30秒時，分計數(shù)器被使能，此時Set單脈沖同時作用給分計數(shù)器，分計數(shù)器則實現(xiàn)加一，即實現(xiàn)了滿30秒，對秒計數(shù)器清零的同時對分計數(shù)器進(jìn)行加一；當(dāng)Y2為高電平時，分計數(shù)器的計數(shù)脈沖切換到去抖后的Set單脈沖，并且使能分計數(shù)器，此時可通過SET鍵對分的數(shù)值進(jìn)行調(diào)整。當(dāng)Y3為高電平時，時計數(shù)器的計數(shù)脈沖切換到去抖后的Set單脈沖，并且使能時計數(shù)器，此時可通過SET鍵對時的數(shù)值進(jìn)行調(diào)整。

4 結(jié)束語

現(xiàn)場可編程門陣列 FPGA是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。本文運用Quartus Prime軟件開發(fā)平臺，基于EPM1270設(shè)計了一款可校時電子時鐘，并下載到EPM1270實驗平臺中進(jìn)行驗證， 結(jié)果表明系統(tǒng)能以很小的誤差顯示時、分、秒，并運用SET、Mode兩個鍵實現(xiàn)校時。采用的動態(tài)刷新驅(qū)動的顯示方式，把八個七段數(shù)碼管的64個引腳（8個數(shù)據(jù)引腳×8）節(jié)省為16個引腳（8個數(shù)據(jù)引腳+8個位選引腳），這種方式有效節(jié)省I/O引腳的消耗；對系統(tǒng)的時鐘50MHz的時鐘頻率進(jìn)行了很精確的分頻，才使得所設(shè)計的電子鐘走時精準(zhǔn)。最后在校時的處理上對物理按鍵進(jìn)行了去抖處理，并分別實現(xiàn)了對秒采用的清零進(jìn)位（秒針小于30，清零時不進(jìn)位）校時，對分、時采用的逐位校時的方式。最終完善了整個可校時電子鐘的設(shè)計，并且達(dá)到了非常好的驗證效果。

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