秒脈沖分配網絡高精度時延控制設計與實現(xiàn)

劉鐵強，霍　婧

(1.中國電子科技集團公司第五十四研究所，河北 石家莊 050081； 2.衛(wèi)星導航系統(tǒng)與裝備技術國家重點實驗室，河北 石家莊 050081)

0　引言

衛(wèi)星導航系統(tǒng)中，導航、定位和授時都是以“時間”為基礎，要實現(xiàn)高精度導航、定位和授時需要有統(tǒng)一的時間頻率基準[1]。秒脈沖分配網絡作為時頻系統(tǒng)的重要組成部分，接收站時頻提供的1 pps信號，分配為多路為用時系統(tǒng)的各個分機提供時間基準，確保用時系統(tǒng)各設備工作在統(tǒng)一的時間基準上[2]。

脈沖信號的主要參數(shù)包括上升/下降時間、傳輸時延一致性、幅度、阻抗頻率和占空比等[3]，其中，傳輸時延一致性是體現(xiàn)其指標的最重要的參數(shù)[4]。因此，如何控制脈沖分配網絡末節(jié)點1 pps信號時延，實現(xiàn)末節(jié)點1 pps相位高度一致成為研究重點。

目前1 pps時延調整多采用修正傳輸電纜的方法來實現(xiàn)，該方法能夠實現(xiàn)時延的精確調整，但在工程應用上操作復雜，非常耗費人力、物力。本文研究設計了一種基于高精度DAC控制的秒脈沖分配網絡時延調整方法，結合RC充放電電路與高速比較器的特性，通過控制DAC輸出電壓改變比較器的比較電平，實現(xiàn)1 pps時延的精確調整。該方法實現(xiàn)簡單，時延調整范圍可控，調整精度高，有效解決通過修正電纜來實現(xiàn)1 pps時延調整所存在的缺陷。

1　秒脈沖分配技術

能夠實現(xiàn)秒脈沖分配的方法有多種[5]，其中基于硬件電路的脈沖整形與驅動分配法與基于現(xiàn)場可編程門陣列的FPGA軟模塊的脈沖分配法在工程上使用最多[6]。脈沖整形與驅動分配法原理框圖如圖1所示，基于FPGA軟模塊的脈沖分配法原理框圖如圖2所示。

圖1中，站時頻提供的標準1 pps信號經過前級脈沖整形、驅動及上升沿提升處理后作為后級脈沖分配電路的輸入[7]，經后級分配電路分成多路1 pps輸出；在對脈沖信號做前級的相應處理時，脈沖信號的驅動能力通常要考慮到后級分配電路輸出1 pps的數(shù)量，以保證輸出1 pps的指標[8]。圖2中，站時頻提供的標準1 pps信號經FPGA和配套外圍整形電路分成多路1 pps輸出[9]。

圖1　脈沖整形與驅動分配原理

圖2　基于FPGA軟模塊的脈沖分配原理

2　傳統(tǒng)秒脈沖分配網絡設計分析

傳統(tǒng)的秒脈沖分配網絡采用多級脈沖分配的架構，每一級由多個秒脈沖信號分配器組成，接收上一級分配輸出得1 pps信號，分配放大后傳輸至下一級，最后一級分配器的輸出定義為分配網絡的末節(jié)點，為用戶提供多路1 pps信號。其原理架構圖如3所示。

圖3　秒脈沖分配網絡架構

由于各秒脈沖信號分配器內脈沖信號驅動芯片、機箱內以及機箱之間電纜長短等存在差異[10]，造成末節(jié)點1 pps信號之間相位不一致。目前的解決方法是控制末節(jié)點電纜長度，調整各路1 pps信號的時延，達到時延控制的目前，其時延測試框圖如圖4所示。

圖4　時延調整測試框圖

從次節(jié)點取一路1 pps信號作為時差測量的基準點，接入時間間隔計數(shù)器(SR620)的通道A，將末節(jié)點輸出的1 pps信號依次接入SR620的通道B[11]，測量參考信號與末節(jié)點各信號的相位差△ti(i=1……N)：

△ti=Tref-T620-Ti，

(1)

式中，△ti為末節(jié)點1 pps與基準點1 pps相位差；Tref為基準點1 pps相位；T620為SR620自身固定時延；Ti為末節(jié)點1 pps相位[12]。

以末節(jié)點輸出的第1路1 pps作為用時系統(tǒng)的參考點，根據(jù)獲取的時差數(shù)據(jù)ti計算其余各路1 pps與參考點的時差△Tj(j=1……N-1)：

△Tj=△t1-△ti，

(2)

式中，△Tj參考點1 pps與其余末節(jié)點1 pps相位差；△t1為參考點1 pps與測量基準點1 pps相位差；△ti為末節(jié)點1 pps與測量基準點1 pps相位差。

獲取末節(jié)點各路1 pps信號與物理參考1 pps相位差后，計算并修正電纜長度，達到控制末節(jié)點1 pps時延的目的，實現(xiàn)末節(jié)點各路1 pps信號相位高度一致。

通過該方法可以實現(xiàn)末節(jié)點的時延控制，但該方法存在的最大缺陷是如果某臺秒脈沖信號分配器發(fā)生故障而更換，由于設備之間的差異造成末節(jié)點相位發(fā)生變化，需要重新修正電纜長度。

3　　　　基于高精度DAC控制的秒脈沖信號時延控制設計

基于高精度DAC控制的秒脈沖信號時延控制設計原理框圖如5所示。外部輸入1 pps信號經過RC充放電電路后使得其上升沿減緩，控制高精度DAC輸出電壓值，改變高速比較器的比較電平，實現(xiàn)與1 pps上升沿不同位置的比較，達到對1 pps時延控制的目的，最后整形驅動后輸出。該方法即實現(xiàn)了1 pps的時延控制，又保證了1 pps的信號質量[13-14]。

圖5　秒脈沖信號時延控制設計原理

3.1　RC充電時間計算

RC充電電路如圖6所示。

圖6　RC充電電路

直流電源Vs通過電阻R給電容C充電，假設電容C上瞬時電壓為Vc，初始電壓為V0，則電容的瞬時電壓[15]：

Vc=V0+(Vs-V0)*[1-e-t/Rc]。

(3)

如果電容的初始電壓值為0，則電容的瞬時電壓可簡化為：

Vc=Vs*[1-e-t/Rc]，

(4)

則充電時間為：

(5)

電容C兩端電壓隨時間變化如7所示。

圖7　電容C兩端電壓隨時間變化

電容C上瞬時電壓與充電時間關系如表1所示，經過3個RC后，充電過程基本結束。

表1電容C上瞬時電壓與充電時間關系

序號充電時間瞬時電壓1t=RC0.63Vs2t=2RC0.86Vs3t=3RC0.95Vs4t=4RC0.98Vs5t=5RC0.99Vs

利用RC的充電原理，輸入1 pps通過RC充電后其上升沿減緩，減緩時間t=3RC，選擇不同的RC值，實現(xiàn)對輸入1 pps上升沿的時延控制，其變化如圖8所示。

圖8　充放電前后1 pps信號上升沿變化

3.2　　　　基于高精度DAC控制的秒脈沖信號時延控制電路設計

將上升沿減緩后的1 pps信號接入高速比較器，與高精度DAC輸出電壓值進行比較，控制DAC輸出不同的電壓值，與1 pps上升沿不同位置比較，實現(xiàn)對1 pps信號的時延控制。DAC控制電路如圖9所示，1 pps時延調整電路如圖10所示。

使用DAC控制1 pps輸出時延，其輸出電壓分辨率影響1 pps時延調整分辨率、DAC輸出精度影響1 pps時延控制精確、DAC輸出電壓的波動，造成比較電平出現(xiàn)波動，使得輸出1 pps信號抖動增大，因此要合理選擇DAC。

圖9　DAC控制電路

圖10　1 pps時延調整電路

DAC的輸出電壓計算公式如下：

(6)

式中，Vout為DAC輸出電壓；Vref為DAC的基準電壓；D為DAC的控制量；N為DAC的分辨率。

由式(7)可知選擇高精度DAC的同時還需選擇高精度的電壓基準。綜合考慮以上因素選擇12位的高精度DAC以及專用高穩(wěn)電壓基準，其輸出分辨率達到0.001 V，控制精度±0.001 V。

4　實驗結果分析

4.1　時延控制測試方法

時延控制測試框圖如11所示。時頻信號產生器產生同源的2路1 pps信號，其中1路作為參考信號接入時間間隔計數(shù)器SR620的A通道，另1路通過時延控制電路接入SR620的B通道，使用SR620采集2路1 pps時差值[16]，并通過GPIB總線上傳至計算機[17]。通過計算機串口調整DAC輸出電壓值，分析1 pps時延變化。

圖11　試驗測試框圖

時頻信號產生器輸出1 pps電平為TTL，考慮到1 pps信號低電平的抖動以及高電平的過沖，避免比較后出現(xiàn)干擾脈沖，設計控制電壓范圍1～4.1 V。電阻R取值100 Ω，電容C取值15 PF，不考慮輸入1 pps上升時間，則時延控制范圍：

4.2　時延控制測試數(shù)據(jù)

通過計算機串口控制DAC輸出電壓步進0.1 V，每個點記錄100次求其平均值，記錄電壓在1～4.1 V變化范圍下1 pps的時延調整曲線，試驗結果如圖12所示，符合對數(shù)函數(shù)曲線。

圖12　1 pps時延調整試驗結果

記錄數(shù)據(jù)如表2所示，時延變化范圍2.6 ns，最小變化5 ps，最大變化150 ps，減小DAC的電壓步進值能夠進一步提高相位調節(jié)分辨率。

表2時延控制測試數(shù)據(jù)

壓控電壓/V時延/ns1.06.1691.16.2741.26.4021.36.4911.46.5541.56.6081.66.6351.76.6701.86.6951.96.7332.06.7792.16.8032.26.8552.36.8822.46.9342.56.991壓控電壓/V時延/ns2.67.0372.77.1072.87.1512.97.2213.07.3253.17.4373.27.5323.37.6383.47.7763.57.9203.68.0693.78.2183.88.3433.98.4884.08.6344.18.770

5　結束語

本文分析了秒脈沖分配網絡存在的問題，設計了基于高精度DAC控制的秒脈沖信號時延控制，解決了由于更換設備而造成秒脈沖分配網絡末節(jié)點相位變化的問題。當前設計的秒脈沖信號時延調整方法需要測量設備輔助，根據(jù)測量結果調整1 pps時延達到精確控制的目的，在今后的工程設計中考慮使用微控制器擬合RC充電的時間曲線，達到自動調節(jié)的目的。