STM—1接口板業務監控與信令處理模塊硬件設計

趙劍川

摘 要： 在GU系統中，通常采用STM-1接口板實現傳輸和接收核心網過來的STM-1語音信號的功能，并在內部做包轉換（IP包/STM-1信元）處理。介紹了STM-1平臺的硬件整體設計方案，分析了STM-1業務處理模塊功能和主要作用；對STM-1信元接口轉換芯片和STM-1業務監控與信令處理模塊器件等進行了設計選型；并對STM-1業務監控與信令處理模塊、電源、時鐘等進行了設計。作者所做的工作是完成此接口板的原理圖設計和PCB制版，并對專用芯片的內部和外圍器件作初始化設置等。

關鍵詞： GU系統；STM-1接口板；監控與信令處理模塊；硬件設計

1. 整體方案設計

STM-1接口板主要完成的工作是STM-1信元的打包和解包工作。下行方向，STM-1接口板把移動交換中心（MSC）過來的STM-1信元的PAYLOAD提取出來，打包成以太網包，送給業務處理單元。上行方向，STM-1接口板把背板過來的以太網包的PAYLOAD提取出來，打包成STM-1信元，上傳給移動交換中心（MSC）[1]。硬件整體框架如圖1所示。

上圖中，STM-1業務監控與信令處理模塊：P2020小系統的業務監控部分主要完成STM-1業務處理模塊的芯片配置、程序加載、監控功能；P2020將base域的SGMII接口，通過FPGA轉為GMII接口與P2020連接，實現管理數據的傳輸；P2020與FPGA間SGMII接口完成MTP2以及帶內信令的處理工作。

2.STM-1業務處理模塊功能

STM-1業務處理模塊主要完成的工作是STM-1信元的打包和解包工作。下行方向，STM-1 接口板把移動交換中心（MSC）過來的STM-1信元的PAYLOAD提取出來，打包成以太網包，送給業務處理單元。上行方向，STM-1接口板把背板過來的以太網包的PAYLOAD提取出來，打包成STM-1信元，上傳給移動交換中心（MSC）。STM-1業務處理模塊主要包括兩大芯片，一個是STM-1信元接口轉換芯片，一個是FPGA芯片。STM-1信元接口轉換芯片主要完成STM-1信元PAYLOAD提取與插入工作，實現數字光收發器接口與FPGA之間的連接，完成時鐘信號和數據信息的傳輸。FPGA主要完成STM-1信元與以太網包的轉換工作[2]。

2.1 STM-1信元接口轉換芯片選型

設計過程主要實現：

1）2路STM-1信元接口；

2）IP包在SDH上的傳輸，即以太網和SDH的協議轉換功能，要求SDH的通道可以由用戶進行配置；

3）實現64kbps TDM語音業務在SDH上的傳輸，從以太網收到I-TDM的包，轉換為標準STM-1里的一個E1里的一個64K時隙，能夠跟PSTN相對接；

4）實現STM-1信元的時鐘信號、數據信息的提取和插入；

5）體積盡量小。

選用芯片型號為PMC5320，芯片主要技術參數：

1）提供工業標準77.76MHz的8位電信總線接口；

2）為控制和監測提供通用16位微處理器連接接口；

3）為單板邊界掃描測試提供專用JTAG測試接口；

4）核電壓：1.8V，IO電壓：3.3V，最大功耗1.6W；

5）封裝：196-Pin CABGA。

PMC5320符合STM-1信元接口轉換芯片對功能、體積以及價格的要求，為PLM已編碼器件，滿足設計需求。

2.2STM-1業務監控與信令處理模塊器件選型

2.2.1POWER PC芯片選型

設計需求：

1）POWER PC實現FPGA程序加載、芯片參數配置和芯片調試功能；

2）POWER PC實現MTP2信令、帶內信令以及HA處理功能；

3）POWER PC能夠處理8條滿負荷信令鏈路，即處理能力達到184*8=1472MIPS以上；

4） POWER PC具備3路以太網網口，實現1路面板調試網口和2路POWER PC與FPGA通信的千兆網口；

5）POWER PC具備32位（2片DDR）以上數據帶寬；

6）POWER PC需采用公司成熟的監控平臺，保證系統運行的穩定性。

選用的芯片型號為P2020NSE2KFC，芯片主要技術參數：

1）雙e500v2核，核處理頻率最高1.2GHz，2Kbyte的I-cache和D-cache；

2）理論最大處理能力達到大概3840 MIPS，能同時處理20條信令鏈路；

3）接口資源：3個eTSEC接口（支持IEEE1588協議），4個SERDES/SGMII接口，DDR2/DDR3、LOCAL BUS、IIC、以太網等接口支持；P2020NSE2KFC滿足STM-1業務監控與信令處理模塊對芯片處理能力、接口資源以及功耗和體積的要求，為公司成熟開發平臺，滿足設計需求。

2.3 STM-1業務監控與信令處理模塊設計

STM-1業務監控與信令處理模塊主要完成的功能有：

1）FPGA程序加載。通過LOCAL BUS加載，程序存放在外掛FLASH里面；

2）芯片配置。通過LOCAL BUS配置PM5320與FPGA，POWER PC的所有配置和讀取均通過LOCAL BUS實現；

3）功能調試。通過MII接口連接以太網口，負責新板程序加載以及系統調試，后期程序升級時由主機通過背板的SGMII接口對FLASH進行程序更新；

4）背板base域的SGMII口通過FPGA轉為GMII接口，連接到 POWER PC；

5）MTP2以及帶內信令處理，通過FPGA與P2020之間的SGMII接口實現。

STM-1業務監控與信令處理模塊架構如圖2所示。

2.4 P2020電源設計

P2020芯片電源上電順序要求如下：

P2020的上電順序是保證1.8V的DDR電壓模塊最后上電并在規定時間內達到穩定就好了。具體要求可以把3.3V的輸出作為使能端電壓，去使能1.8V的正常輸出，從而達到1.8V電壓最后啟動。FPGA的供電電壓同時有0.9V核電壓，1.8V和3.3V電壓。由于該1.8V電壓與P2020的1.8V電壓共用輸出源，從上面第一步可知，1.8V的上電順序已經在3.3V之后。接下來是保證0.9V的核電壓比3.3V電壓先上電就可以滿足要求，這可以通過配置芯片的SS端軟啟動引腳的電容值就可以達到要求了[3]。

1）P2020上電順序要求：

電源1： VDD，AVDD，BVDD，LVDD，OVDD，SVDD_SRDS，XVDD；

電源2： GVDD。

2）同一行的電源可不考慮先后順序，后一行電源上升到10%，前一行的必須上升到90%以上，同時所有電源要求在50 ms內穩定。

3）一般CPU核電壓比IO電源先上電，以免IO電流倒灌。

3.5 P2020芯片復位及配置

板卡上電后，復位芯片TPS3823輸出上電復位信號輸出給P2020的/HRESET復位P2020，P2020輸出復位信號/HRESET_REQ復位CPLD，Core_Clock時鐘由CCB_CLOCK倍頻產生。

2.6時鐘設計

本設計中，P2020需要一個100MHz時鐘信號通過時鐘分發器CDCV304提供給P2020_SYSCLK和P2020_DDRCLK，該100MHz時鐘信號由定制SI5335提供。

系統時鐘：P2020_SYSCLK，輸入范圍為64MHz～100MHz。本方案選擇100MHz，該時鐘信號由定制SI5335提供。CCB時鐘：266MHz～500MHz，與P2020_SYSCLK的比例可選擇4/5/6/8：1，本方案為5：1，即500MHz。內核時鐘：533MHz～1000MHz，本方案中core0和core1時鐘選擇和CCB時鐘的比例為2：1，即為1.0GHz。DDR時鐘： P2020支持的DDR2時鐘范圍200MHz～333MHz；DDR3時鐘范圍333MHz～400MHz。

1）同步模式：此時DDR速率和CCB相等，接口時鐘為接口數據速率的一半；

2）異步模式：外部輸入時鐘P2020_DDRCLK，輸入范圍66.7MHz～100MHz。DDR接口時鐘和P2020_DDRCLK的比例可選擇為3/4/6/8/10/12：1；

3）本方案中默認選擇同步模式，DDR2接口速率 500M。

3.結論

通過設備選型及整體功能測試，設計的 P2020NSE2KFC滿足STM-1業務監控與信令處理模塊對芯片處理能力、接口資源以及功耗和體積的要求；STM-1業務監控與信令處理模塊、電源、時鐘等設計符合規范，為公司成熟開發平臺，滿足設計需求。

參考文獻

[1]馬陳澤.移動核心網優化分析系統-Gn接口信令處理模塊的研究與開發[D]. 重慶郵電大學， 2011.

[2]李鋒凡.基于LTE網絡的信令采集分析網絡監測系統設計與實現[D]. 廈門大學， 2016.

[3]劉新功.多接口信令采集機硬件設計與實現[J]. 廣東通信技術， 2013（1）：38-41.