7 nm工藝下片上電感耦合情況研究

吳 雙，高 博，龔 敏

（四川大學物理科學與技術學院微電子系，微電子技術四川省重點實驗室，成都 610064）

1 引言

電感是一種磁能儲存元件，在高性能壓控振蕩器（VCO）、低噪聲放大器與各類射頻電路等領域有著廣泛的應用[1]。目前片上電感主要分為有源和半有源電感，鍵合線電感與金屬互連線電感。其中片上電感中應用最廣泛的是金屬互連線電感。半導體工藝技術在不斷提高，芯片的特征尺寸也隨之越來越小。但是在電路中所需要使用的片上電感的值卻不會隨著工藝的提高而變小。這就意味著在芯片尺寸下降的同時，片上電感的尺寸并沒有下降，占用了大量的芯片面積，在芯片上電感所占面積與晶體管所占面積的比例不斷提高。從文獻[2-3]中我們可以很明顯地看到，片上電感在版圖上占據了極大的面積。而在7 nm工藝中，芯片的特征尺寸更小，這個問題也愈發嚴重。

在過去，人們嘗試過多種方法來解決片上電感占據面積過大的問題。一些文獻提出了不同的片上電感結構，例如差分多圈電感、多層電感[4]等。除此之外，也可以通過減小片上電感之間的相互距離來減小面積。然而電感之間存在耦合，會對彼此的電感值L與品質因數Q產生一定的影響。尤其是在7 nm工藝條件下，金屬層總層數、金屬層厚度等均與以前的工藝有很大的差別。由于7 nm工藝推出不久，故在7 nm工藝下對電感的研究極為缺乏。通過分析不同屏蔽條件下2個片上電感間的耦合情況，可以在一定程度上判斷2個片上電感較為合適的相互位置與距離?！?br>