基于聚類分區算法的FPGA高效動態部分可重構設計*

謝 達，宋林峰，董宜平，胡 凱

（中國電子科技集團公司第五十八研究所，江蘇 無錫 214072）

1 引言

目前，可重構系統已經被廣泛運用于復雜應用之中，在提高應用性能的同時降低了應用成本。現場可編輯門陣列（FPGA）因其具有高性能和高靈活性的特點，成為實現可重構系統合適的硬件平臺。當前最新的動態部分可重構（Dynamic Partial Reconfiguration，DPR）技術可以使FPGA在重新配置一部分電路的同時允許其余部分保持正常運行，進而提供了更高的靈活性。

DPR系統由許多可重構模塊（Reconfigurable Modules，RMs）組成，每個RM具有不同的功能模式。這些RMs可以在動態重配置系統的控制下在運行中進行變化。RMs物理上由部分可重構區域（Reconfigurable Regions，RRs）定義在 FPGA 的一些特別位置上，使得整個系統的可重構部分與靜態部分分離。分區是根據RMs的功能模式種類數來確定RRs數量和大小的過程。其中，重配置時間（即重新配置系統由一種工作模式轉變到另一個工作模式的時間）與RRs的面積大小成正比。因此，重配置時間和可重構區域面積是衡量一個DPR系統是否高效的重要指標。

DPR設計方案的核心是給動態可重構模塊分區。為了實現最短時間和最小面積，研究人員在DPR分區方面已經開展了一些相關研究工作。Berrocal[1]等提出一種動態時間的時間分區方案以減少重構時間，在重配置期間啟用時域分區來重新連接可重新配置的分區區域，從而實現了模塊間互聯，但沒有考慮可重構區域面積。Montone[2]等提出了一種模擬退火算法來最小化可重構區域面積，但沒有考慮可重構時間。……