基于模數混合的高速激光信號同步算法

朱理辰, 趙晨寧, 王繼超, 安建平

(1. 北京理工大學信息與電子學院, 北京 100081；2. 中國船舶工業綜合技術經濟研究院, 北京 100081)

0 引 言

激光統一測控系統是將空間激光測距與激光通信深層次結合的高速傳輸系統[1]。作為航天測控通信領域的一項新技術,其具有帶寬大、作用距離遠、測量精度高、通信速率快、抗電磁干擾能力強、可快速部署等優勢[2-4]。

信號同步技術是激光統一測控系統中的核心技術之一[5-6]。將成熟的數字信號處理方法運用到光信號同步中是目前一種常見手段[7]。經光接收、光電轉換、信號捕獲后,利用基于軟件無線電思想的全數字延遲鎖定環(fully digital delay-locked loop,FDDLL)技術對接收信號進行跟蹤,通過估計接收信號同步碼與本地同步碼間的相位差和頻率差,實現接收激光信號時延的精確估計[8]。但是在激光統一測控系統中,由于信號傳輸速率極高,單個符號持續時間在ns甚至ps量級[9]。FDDLL對于高速數據采集技術的需求會受到模數(analog to digital,AD)采樣技術發展的限制。而且高速運算會占用數字信號處理器的大量運算和存儲資源。特別在航空航天領域,由于空間平臺上供電和數字運算資源受限,不僅需要高性能芯片支撐數據采集和運算處理,而且對運算復雜度也提出了更嚴格的要求。這就需要在保證性能的同時,盡可能降低數據采集速率,并設計低功耗、低片上資源消耗的信號同步算法。

目前國內外針對上述問題已進行了一些相關研究[9-16],文獻[9-12]針對全數字跟蹤環路提出高傳輸速率下的改進方案:文獻[9]通過為數字鎖相環定義新的規則,使其適用于高速傳輸系統;文獻[10]將數字鎖相環與TDT(timing with dirty templates,TDT)捕獲算法相結合以適應于動態下的高速傳輸系統。以上方法都在一定意義上提升了對高速信號的同步能力,但是在數據傳輸速率達Gbps量級的光傳輸系統中仍會受到采集技術和處理復雜度的限制。文獻[11]對超寬帶單脈沖信號設計了一種模擬域同步方法;文獻[12]針對超寬帶高斯脈沖信號設計了一種模數混合捕獲方法,可適用于百Mbps的高速傳輸系統。不過文獻[11-12]并未說明更高速率的適應情況,且其主要討論對象是超寬帶脈沖同步方法。文獻[13-16]對高速采集方法進行了設計,能夠一定程度上減輕采樣技術造成的影響,特別是文獻[16]所介紹的方法可以通過并聯AD實現極高速率采集。但是高速采集方法伴隨著軟硬件處理復雜度、系統功耗以及成本的大幅度提升。而且隨著信號傳輸速率的進一步提升,對采集技術的要求將更加苛刻。

針對全數字處理方法在高速信號同步中的困難,本文提出了一種基于模數混合的高速信號同步技術,利用高速門電路和寬帶積分電路直接在模擬域實現接收信號與本地同步碼的積分清除運算,再對積分后的低頻模擬信號進行采樣,最后通過環路算法實現同步。仿真與分析結果表明,這種算法在保證高精度同步的同時,極大地降低了對AD采樣率的需求,降低了系統功耗,并節約了數字信號處理器的運算和存儲資源。同時也保留了數字信號處理器在環路參數計算方面的靈活性和高效性等優勢。隨著寬帶運算放大器等高速模擬處理電路的發展[17-19],此算法將支持更高速率的信號同步。

目前很多熱點領域如激光統一測控系統以及太赫茲寬帶空間通信系統[20-22]等,其超高的傳輸速率需要實時有效的高速信號同步算法。本文所述同步算法可以作為這些高速傳輸系統接收信號同步的解決方案。

1 模數混合同步算法

本文采用強度調制直接檢測方式建立激光傳輸鏈路,接收機直接檢測信號的幅度,以此恢復信息,故基帶電信號中不含載波項。

為了更清楚地分析模數混合信號同步算法,下面對接收信號模型進行說明。

圖1 模數混合同步環路原理圖Fig.1 Block diagram of AD hybrid synchronization loop

接收信號r(t)表示為

r(t)=A1s(t-τ)+n(t)=

(1)

G(t)=u(t)-u(t-Tb)

(2)

式中,u(t)為階躍函數。根據式(2),式(1)中的G(t-kTb-τ)這一項可展開為G(t-kTb-τ)=u(t-kTb-τ)-u(t-(k+1)Tb-τ)。此外,s(t)的數據格式為:每幀長度為Lbit,幀頭為長度為Ntbit的同步碼,其余為信息位;數據速率為Rb,則有比特周期Tb=1/Rb,數據幀周期Tframe=L×Tb,同步碼持續時間Tc=Nt×Tb。

下面討論信號發生模塊產生的本地同步信號。設超前-滯后支路相關間隔為2d,本地產生的超前和滯后支路同步信號可表示為

ce(t,τd)=cp(t+d,τd)=

(3)

cl(t,τd)=cp(t-d,τd)=

(4)

下面分別對模擬信號處理和數字信號處理兩部分進行詳細說明。

1.1 模擬信號處理部分

模擬信號處理的任務是完成模數混合同步算法的高速模擬相關運算,經AD采樣后送至數字信號處理部分。由于相關運算后的信號速率很低,可使用低速AD采樣。

首先,由于信號的取值為ck∈{0,1},所以可通過高速異或門電路完成接收信號和本地同步信號的模擬相關運算中的點乘運算。

然后通過模擬積分清除電路完成模擬相關運算中的積分運算。其中,模擬積分清除電路采用的是圖2中帶保持和清零功能的有源阻容(resistance-capacitance, RC)模擬積分清除電路。圖2中,R和C分別是工作電阻、電容,Rf是復位電阻,S1、S2表示數控開關。積分清除電路的工作狀態可由S1、S2控制:當S1打開,S2閉合時,積分清除電路處于“工作”狀態,實現積分功能;當S1閉合,S2打開時,處于“清除”狀態,積分結果清零;當兩開關都打開時,處于“保持”狀態。

圖2 帶保持和清零功能的有源RC模擬積分清除電路Fig.2 Active RC analog integrator with holding and clearing function

積分、清除、保持這3種狀態持續時間分別為Tcoh、Thold和Tclear(其中Tcoh與同步碼持續時間Tc相等)[23],其與數據幀周期Tframe間的關系如圖3所示。

圖3 每幀中積分、保持和清除3種狀態持續時間示意圖Fig.3 Diagram of integral, holding, and clearing durations in each frame

令Tcoh<τ0,其中τ0=R×C,以保證在該時間內積分清除電路未達到飽和狀態。可推得在Tcoh內,超前支路模擬相關結果We(t,τd)為

(5)

式中,信號部分Wes(t,τd)的表達式為

(6)

其中

INTesProc=

Ge(t,τd)是按式(7)定義的門函數。其表達式為

Ge(t,τd)u(t)-u(t-τd+d-Tb)

(7)

噪聲部分Wen(t,τ)的表達式為

Wen(t,τd)=

(8)

(9)

式中,INTe=-A4(Tb+τd-d)+Wen(t,τd);A4=NtA1A2/τ0是一個與τd和d無關的常量。

對滯后支路結果的分析方法與超前支路類似,在單個數據幀周期內,積分清除電路輸出為

(10)

式中,INTl=-A4(Tb-τd-d)+Wln(t,τd)。信號部分Wls(t,τd)的表達式為

Wls(t,τd)=

(11)

其中

INTlsProc=

噪聲部分Wln(t,τd)的表達式為

Wln(t,τd)=

(12)

完成高速模擬相關運算后,對超前支路和滯后支路的積分結果We(t,τd)和Wl(t,τd)進行采樣。由于已經完成了積分運算,可以使用低速AD進行采樣。采樣結果輸入到數字信號處理器。

1.2 數字信號處理部分

數字信號處理包括環路鑒別器、環路濾波器和信號發生模塊3部分。環路鑒別器根據模擬相關運算結果估計本地產生的同步信號與接收信號之間的時間偏差τd;環路濾波器據此計算調整量,并將其反饋到信號發生模塊產生新的同步信號。

首先對環路鑒別器的原理進行詳細說明。由式(9)和式(10)可知,當t=Tcoh時,積分過程結束,此時我們可以得到本地超前和滯后兩支路同步信號與接收信號的積分結果We(Tcoh,τd)=INTe和Wl(Tcoh,τd)=INTl。當本地同步信號落后于接收信號(τd>0),有

|We(Tcoh,τd)|>|Wl(Tcoh,τd)|τd>0

(13)

當本地同步信號超前于接收信號(τd<0),又可得到與式(13)相反的結論,即|We(Tcoh,τd)|<|Wl(Tcoh,τd)|τd<0。進一步地,由式(9)和式(10)可得t=Tcoh時刻超前、滯后支路相關運算結果幅值之差

ΔW(Tcoh,τd)=

We(Tcoh,τd)-Wl(Tcoh,τd)=-2A4τd

(14)

即在每一個積分周期內,當A4確定后,時延τd決定著Tcoh時刻所對應的超前、滯后兩路積分幅值之差ΔW(Tcoh,τd)的大小,且τd與ΔW(Tcoh,τd)呈線性關系。所以只要得到ΔW(Tcoh,τd),或者說得到We(Tcoh,τd)和Wl(Tcoh,τd),即可估計τd。

(15)

(16)

(17)

式中,BL是跟蹤環路的噪聲帶寬。

信號發生模塊使用查找表產生本地同步信號,必須保證查找表地址滿足PNCO∈[0,L×2F],其中F為碼相位的小數量化位數,PNCO表示信號發生模塊查找表尋址相位。而且每個積分周期的首個相位地址的確定還要考慮前一個積分周期結束時最后一個尋址對應的碼相位。據此可以按式(18)得到每個積分周期信號發生模塊的尋址相位初值。

PNCOInit(i+1)=

(PNCOInit(i)+(LfrmPoint(i)-1)×FTW+P0(i))%(L×2F)

(18)

式中,PNCOInit(i)和PNCOInit(i+1)分別表示第i個和第(i+1)個積分周期起始時刻的信號發生模塊尋址相位值;LfrmPoint(i)指的是第i次跟蹤過程中一個傳輸幀包含的采樣點數;FTW表示碼相位增量控制字。式中的求余運算可以保證所有的地址都在[0,L×2F]以內。按照地址從查找表中讀取預先存儲的同步碼,輸出給模擬處理部分,經時延控制得到新的超前、滯后支路同步信號ce(t,τd)和cl(t,τd),開啟下一次環路運算。以此形成模數混合的閉合跟蹤環路。

1.3 模數混合信號同步算法的硬件設計

為了進一步說明算法的可行性,我們按照圖1所示結構和上文所述方法對所提出的高速模數混合信號同步算法進行了硬件設計。

模擬信號處理的硬件電路設計是高速信號同步系統硬件設計的重點和難點,要求電路系統具有足夠的帶寬和時間控制精度。圖4為模擬信號處理部分硬件系統設計框圖。圖4中,經光電轉換后得到的接收信號通過A口輸入高速邏輯門芯片HMC844(支持45 Gbps數據);本地同步信號由數字信號處理器中的信號發生模塊產生,經時延控制芯片HMC856LC5(支持28 Gbps數據)得到超前支路和滯后支路信號,通過B口輸入高速邏輯門。高速邏輯門完成對兩路輸入信號的異或運算,然后將運算結果輸入至高速模擬積分清除電路。

圖4 模擬信號處理部分硬件系統設計框圖Fig.4 Block diagram of the analog signal processing hardware system

按照圖2所示結構設計高速模擬積分電路。本文選用ADI公司的AD8003寬帶運算放大器和電容、電阻、開關共同構成帶有保持、清除功能的模擬積分清除電路。利用數控開關和結型場效應管J2N4393控制積分清除電路的工作狀態,以實現定時對積分結果進行保持和清除的功能。高速模擬積分電路設計原理圖如圖5所示,可按照所設置的Tcoh、Thold和Tclear這3個參數完成如圖3所示的周期性定時積分、保持和清除功能,輸出超前、滯后相關結果We(t,τd)和Wl(t,τd)。

使用低速AD芯片AD9609對We(t,τd)和Wl(t,τd)采樣,然后送至數字信號處理器,完成后續處理。由于數字部分的處理速率較低,且可利用較為成熟的可編程芯片來完成,所以設計難度相對較低,出于文章簡潔性的考慮,不對這一部分進行詳細討論。

圖5 帶有保持清除功能的高速模擬積分電路原理圖Fig.5 Schematic diagram of high speed analog integrator with holding and clearing functions

2 對比分析

本文采用通斷鍵控調制,數據速率Rb=2.5 Gbps,數據幀長L=8 192 bit,采用長度Nt=256 bit的偽隨機序列作為同步碼,同步碼位于每幀幀頭,其余為控制信息和數據位。下面分別在信號同步精度、系統功耗以及數字處理器運算復雜度3個方面對模數混合信號同步算法與全數字同步算法(即前文提到的FDDLL算法)進行對比分析。

2.1 同步精度對比分析

本文提出的模數混合信號同步算法僅對高速信號相關運算采用模擬處理,對環路鑒別、環路濾波等仍采用數字處理。所以只要分析在環路鑒別前的處理對同步精度的影響即可。

典型的FDDLL算法同步精度[24]為

σFD=

(19)

式中,BL和d是環路濾波器參數;Tcoh表示積分時間,兩種算法的這3項參數是一致的,目前需要討論的是載噪比C/N0。假設模數混合處理方式與全數字方式的帶寬一致,則可將C/N0對比轉化為信噪比(signal-to-noise ratio, SNR)對比。兩種算法區別主要在于積分/累加運算后的信噪比這一項。

對于全數字算法,采樣頻率以fs表示,在同步碼持續時間Tc內可以采集Ns個樣點。完成相關運算后,全數字算法信噪比為SNRFD,模數混合算法信噪比為SNRmix,二者關系為

(20)

由于積分結果本身近似線性,對積分結果做線性估值,其誤差可認為是0,即線性估值不引入新的誤差。

綜上,相比于全數字算法,模數混合同步算法不會造成同步精度下降。

2.2 功耗對比分析

由于現場可編程門陣列(field programmable gate array, FPGA)具備強大的并行處理能力,適用于高速處理系統,故本文使用FPGA作為數字信號處理器。傳統的FDDLL算法

需要使用高速AD對接收信號采樣,采樣率至少為5 Gsps。為滿足時序要求,FPGA需對采樣信號做至少1∶32串并轉換,轉換為低速并行信號后方可處理;而模數混合同步環路要求AD采樣率大于25 000/8 192×2=0.610 35 Msps即可。

對全數字同步算法和模數混合信號同步算法的實現方案進行整系統功耗對比。分別以采樣速率5 Gsps的EV10AQ190芯片和采樣速率20 Msps的AD9609芯片進行數據采集(AD量化位數均為10位)。經調研分析,得到如表1、表2所示結果。對比結果顯示,在文中所設置的參數下,模數混合信號同步算法的系統功耗約為全數字同步算法的30%,更適于空間傳輸平臺等功耗受限環境。

表1 全數字算法功耗

表2 模數混合算法功耗

2.3 數字處理器運算復雜度對比分析

對于空間系統而言,不僅功耗受限,可用的數字處理資源也低于地面系統。尤其在衛星通信、深空通信領域,可用的FPGA等數字信號處理器件性能有限,而多片FPGA互聯不僅增加了功耗,也會使系統更加復雜,不適于空間平臺使用。故降低數字信號處理復雜度也很有必要。

考慮FDDLL中的數控振蕩器和偽碼發生器的功能相當于本文設計的模數混合同步環路中的信號發生模塊。假設兩種算法在M次循環后都可完成環路入鎖。表3和表4分別給出了兩種算法的運算復雜度對比結果和FPGA資源開銷對比結果(除同步算法外,還包括外設配置、時鐘和復位控制等功能的資源開銷)。由表3可知,

模數混合算法的復雜度從FDDLL的O(NtM)減少至O(M)。Nt越大,則模數混合同步算法在運算復雜度方面的優勢越明顯。由表4可知,模數混合算法節約了85%以上的邏輯資源、67%的存儲資源以及約40%的總線資源。在高速同步處理中,模數混合算法對FPGA性能的要求遠低于全數字算法。

表3 兩種算法的環路運算復雜度比較

表4 兩種算法的資源開銷對比

3 仿真分析

鑒于PSpice軟件對于高頻電路仿真的優越性和Matlab對于數字仿真的便利性,本文使用PSpice和Matlab聯合仿真。首先對模擬電路處理過程進行仿真分析;然后對模數混合同步環路整體進行仿真,觀測不同噪聲下的同步精度,并與全數字算法進行對比。仿真參數與第2節所使用參數一致。

圖6是高速激光信號產生和采集系統,用于產生模數混合信號同步算法仿真所需數據。系統使用高速信號生成板卡(見圖6中的 編號①)產生2.5 Gbps的二進制啟閉鍵控(on-off keying, OOK)調制信號,經電/光轉換為1 550 nm波長的激光信號(見圖6中的編號②),再通過光天線(見圖6中的編號③)進行發送和接收,然后經光/電轉換為基帶電信號(見圖6中的編號②),使用采樣速率達80 Gsps的高速示波器采集信號(見圖6中的編號④)。

圖6 收發設備與光天線Fig.6 TR device and optical antenna

3.1 模擬電路處理過程仿真分析

采集到的樣本數據波形如圖7所示。使用采集到的樣本數據作為輸入信號,經異或運算后按照圖5所示的電路結構對模擬相關運算功能進行仿真,結果如圖8所示。

圖7 光電轉換后信號波形Fig.7 Waveform after photovoltaic conversion

圖8 積分結果的保持和清除功能Fig.8 Holding and clearing function of integral

圖8中紅色線表示積分清除電路輸入信號,即本地同步碼與接收信號異或運算結果;綠色線表示積分清除電路輸出結果;粉色線表示復位信號。有效積分時間均在積分清除電路的線性工作區;在積分過程結束后積分清除電路進入保持狀態;加入復位信號后,積分清除電路輸出結果隨之清零。雖然由于場效應管導通電阻分壓,清零結果不能完全達到理想的0值,但是基本可以保持在10-2V以內,屬于允許的誤差范圍。

3.2 模數混合同步環路仿真分析

為了分析模數混合同步環路的同步精度,在不同的Eb/N0條件下進行閉環仿真。仿真條件設為Eb/N0=-15 dB,-10 dB,-5 dB,0 dB,5 dB,10 dB。圖9為在上述條件下的環路跟蹤曲線,即環路鑒別器的輸出結果。從圖9可以看出,各條跟蹤曲線均在0值附近抖動,說明環路已經入鎖,且抖動隨著Eb/N0的提高而降低。

圖9 同步環路的環路時延跟蹤曲線Fig.9 Time-delay curve of the synchronization loop

在相同的仿真環境下,使用FDDLL算法對相同數據幀結構的信號進行同步,按文獻[24-25]所述方法計算得到其同步精度理論值,并與模數混合算法同步精度進行對比,圖10為兩種算法同步精度對比結果。由圖10結果可知,當Eb/N0≥-10 dB時,模數混合算法同步精度達80 ps以內。隨著Eb/N0的增加,精度進一步提升,甚至可達ps量級,與全數字算法相比在性能上幾乎沒有損失,與理論分析結果一致。

由于模數混合算法與全數字算法在鑒相與環路濾波處理上完全一致,所以即便采用其他類型的環路鑒別和環路濾波算法(見文獻[9]所述算法),二者的性能也是一致的。

圖10 同步精度對比圖Fig.10 Comparison chart of synchronization accuracy

4 結束語

本文提出的基于模數混合的高速信號同步算法利用模擬域的異或和積分運算以及基于線性估值原理的積分峰值插值算法,在保證性能的同時有效地簡化了數字信號處理模塊的結構,成倍降低了同步環路的運算復雜度,節約了數據采集與處理資源,并降低了系統功耗。這種模數混合的同步算法可有效解決高速傳輸系統對于高采樣率的需求與高速AD采樣技術發展瓶頸的矛盾,在激光統一測控、太赫茲寬帶空間通信等需要完成高速數據傳輸的領域中具有廣泛的應用前景。