音頻數模轉換器芯片內部低功耗的設計研究

譚舒凱

摘 要：隨著我國科學技術不斷發展，當今節能低耗已經成為了我國各個產業的必然發展趨勢。音頻數模轉換器芯片內部低功耗設計作為當今行業非常關注的問題。本文提出一種0.35μmCMOS技術，應用了24位采樣率為44.1KHz的音頻數模轉換器芯片實現低功耗設計，應用了FIR/IIR濾波器直接電荷轉換開關電容，使用一個在放大器，之后通過濾波器轉換輸入數字信號，從而實現最終的低耗設計。

關鍵詞：音頻數模轉換器；芯片；低功耗；設計

在科學技術時代下，地方近音頻數模轉換器也逐漸朝向節能低耗方面發展。從如今發展現狀來看，多數的DAC芯片都應用了delta-sigma結構，這樣可以提高音頻采樣率以及音頻整形，減少了音頻系統運行效率而提高運行精度。該項設計手段可以有效提高數字電路性能，可以控制模擬電路面積、減少系統的復雜度。但是在實際應用當中依然不夠完善，這時由于在芯片設計當中，很多造成裕度都會轉到模擬電路系統，由此可見，模擬電路會對整機電路性能造成影響。

1 整體設計思路

為了能夠提高音頻數模轉換器的采集效率，需要在DAC中增加低功耗的開關電容DAC，但如果應用傳統DAC，需要進一步降低KT/C噪聲，勢必會導致大電容的面積有所增加，減少了轉換器芯片損耗。而開關電容模式可以很好的解決這一問題，該模式會大大降低電容面積的功耗，從而減少KT/C的噪聲和功耗。

從結合層面出發，整個音頻數模轉換器DAC芯片實則與SNRout和帶外噪聲有著直接關聯，驅動電路直接受到其數值大小的效應。所以，想要加強SNRout，降低帶外噪聲是必然的，這樣會有所增加濾波器結構的復雜性，也會加強電路功耗與面積。這時可以考慮FIR/IIR濾波器，這樣可以降低噪聲、提高線性度、減少影響。

2 電路結構

本文主要是采用了直接電荷轉移開關電容，并配合上開關電容重建濾波器低耗設計將模式。在DAC當中加入035μmCMOS技術，配合上24位44.1KHz的delta-sigma音頻芯片。整體系統可以劃分為兩個部分，即數字部分和模擬部分。整體思路為“DIN→64×內插濾波器→4階DSM→15級DAC由LP→AO”（如圖1）。

在模擬設計部分當中，重點的設計內容是DAC和后置濾波器。在正常設計時，想要減少運行中的功耗，應多家考慮SCDAC結構，相比普通的DAC電流設計模式，SC結構可以有效減少時針抖動敏感度。采用SCDAC過程中，為了避免面積過小無法匹配以及降低KT/C噪聲，所以還是需要增加電容面積，但此對策可以增加損耗。所以在整個系統當中，采樣、反饋電容都要重點考慮SC。

將模擬濾波器設置在整個系統當中可以實現平滑輸入數字位流，減少帶外噪聲，但是不能影響信號敏感度，符合實際設計標準。相比收入1位數字，多位輸入會更好的將電荷注入到虛擬地當中。這樣會減少輸入跨度，所以在很大程度上放大了器擺率的要求，加入輸入信號強度較弱，也會降低放大器擺率要求。

3 DTC設計

在DTC技術應用中，主要是為了將輸入電容直接轉移到電荷積分電容當中，所以電容中不需要提供電流，該項技術非常適用于DAC系統。并且DCT還可以改善效率與噪聲間的關系與矛盾機，可以忽略電容回轉部位上的消耗問題，總功耗直接與地板電容消耗有著直接關系。在本系統當中，電容直接電荷會傳輸到反饋電路當中，不對對輸出電荷造成明顯影響。

在音頻DAC當中，DCT-SC DAC作為采用數據以及時間信號連接的接口，系統當中的非線性輸入轉化成后置濾波器的輸入噪聲，容易出現音頻失真等情況，且較為嚴重。這里就能夠充分發揮DCTSCDAC結構作用。應用開關電容時，需要控制構建時間，而時鐘抖動與模擬電平不會相互影響。連續時間電路中，通過時鐘抖動會產生隨機信號，會影響信號輸出跨度，把所輸出的高頻率化噪聲轉移到通帶當中。在DAC中增設Chold時，可以將低通濾波增加到傳輸函數中，實現降低了高頻量噪聲的目標。通過檢測調查可以發現，Chold采樣量更高，相當于總采樣電容的兩倍，截止頻率為177kHz，時鐘抖動頻率也增加了12dBSNR。

4 SCF設計

DAC濾波器設置中，要確保運行的實際閾值控制在動態范圍內，即DR和SNRout下，最大程度上降低功耗和面積。這里需要從兩個方面出發，即DR直接關乎到了信號帶噪聲，可以模擬部分噪聲與熱燥聲；而SNRout與信號帶外噪聲有直接關系，這是由于模擬濾波器會直接決定良好噪聲。充分考慮這兩項數值，帶外濾波需要有更多的模擬濾波器，這會提高帶內噪聲，減少DR。而低耗設計需要在保證面積符合標準的情況下實現低噪聲的目標，采用一個運放結構。其中，主要是以數字信號為主，SNRout通過模擬濾波器輸入中的FIR濾波即可滿足實際標準。

15級混合與后置濾波SC DAC（如圖2），為了能夠降低電容不匹配等問題，15位數字信號要先經過DEM模塊。采用電路全差分結構形式，采用時鐘陪你率2.822MHz，并且不同電容序列當中加入了15個電容，并一一對應始終時刻，通過所輸入的數據信息進行采樣，在對應的時刻電容的放樣輸入與輸出會并聯。其中，輸入主要是由于反饋路徑分配電荷確定。而在SC電路離散以及時間接口位置上，積分非線性會直接決定失真性，并不是和時鐘相位末端直接聯系。這里的非線性因素主要包含SR限制、電荷注入、RC時間常數，但這些影響因素通過人工調節可以緩解和降低。例如采用DCT結構即可減少此類問題。為了能夠減少電荷注入影響，可以考慮采用4相非交疊時鐘。

每半個差分電路當中有兩個電容序列，其中，（1）DEM輸出數據標準展開控制；（2）延遲一周數據控制。FIR濾波器的傳輸函數主要是由KT/C噪聲直接決定，可以采樣電容劃分成為兩個不同增加功率。這樣面積上也會有所增加。反饋電容會產生一個低通濾波函數，主要是采樣電容和反饋電容比值確定。整個系統中電荷是直接轉移形式，因此采樣電容不會出現運放負載問題。運放負載主要是采樣和反饋電容底板決定，底板電容量與電路電容的比值為15：1，這樣就會大大減少對SC尺寸的影響。而輸入驅動需求直接決定了運放功耗，這是由于本設計是通過SC DAC直接驅動了音頻DAC外部電路。

5 運放設計

當今常見的高速高增益放大器種類有很多，主流的類型有折疊式共源共柵、套筒式共源共柵、無尾電流套筒共源共柵。其中，套筒式在通過實際應用中具有功耗低、頻率高等特點，相比折疊式具有更高的帶寬和直流增益，并且管數較少，芯片面積相對更小一些。缺點是輸入共模、輸出擺幅小。因為套筒式放大器存在此類問題，即使取到了尾電流源形式，但是FSRR和CMRR同樣無法發揮相應的作用，GB和穩定時間對輸入共模和電壓變化十分敏感。但是折疊式套筒可以實現高輸出擺幅，所以在日常應用中較為廣泛，但也正是這種折疊形式，對電流量要求更高，從而提高了功耗量，再加上輸入管信號電路是并聯形態，輸出電阻通常要低于套筒運放，直流增益也有所減少。

通過綜合考慮電路中的輸入/出的范圍以及FSRR、CMRR要求，可以采用折疊共源共柵兩級方法。二級采用了AB類型，這樣即可解決效率與出入擺幅的親故康，也可以提高增益、動態范圍。為了可以有效降低噪聲以及1/f噪聲，可以采用大輸入管，規格為400μ/0.8μ；大尾電流管9μ/3μ。偏置電流控制在500μA。針對全差分結構運放來說，需要特別關注高增益的情況，輸出共模電平與器件特性和失配十分敏感。所以共模反饋電路是整個系統中非常重要的一部分，因此應用開關電容。

6 結論

本文提出了一種直接電荷轉移開關電容技術與開關電容重建濾波器低耗的DAC設計方案。通過試驗表明，整體設計系統的dc增益為108dB、GBW為50MHz、PM55°、SR為85V/μs、功耗為12mW、建立時間為70ns。整個系統可以在2.811MHz的條件直接運行。并且保持諧波抑制與達到了100dB。符合最初的設計標準。

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