柵極低電壓對(duì)關(guān)斷瞬態(tài)的影響

李樂(lè)樂(lè) 李建成 王洪利 孫銘澤

?

柵極低電壓對(duì)關(guān)斷瞬態(tài)的影響

李樂(lè)樂(lè)1李建成2王洪利1孫銘澤1

（1. 湘潭大學(xué)物理與光電工程學(xué)院，湖南 湘潭 411100；2. 國(guó)防科技大學(xué)電子科學(xué)與工程學(xué)院，長(zhǎng)沙 410073）

隨著開(kāi)關(guān)頻率的提高，寄生電感對(duì)碳化硅（SiC）MOSFET的影響越來(lái)越明顯，所引起的器件串?dāng)_和器件應(yīng)力，嚴(yán)重制約了SiC MOSFET器件在高頻下的應(yīng)用。在實(shí)際設(shè)計(jì)驅(qū)動(dòng)電路中，為了抑制器件的串?dāng)_，柵極低電壓多選在-5～0V之間的數(shù)值，然而卻忽略了柵極低電壓對(duì)器件應(yīng)力的影響。在此本文通過(guò)理論和仿真分析，研究了寄生電感存在時(shí)，不同柵極低電壓下的過(guò)沖電壓和關(guān)斷瞬間的功耗，從而在設(shè)計(jì)SiC MOSFET驅(qū)動(dòng)電路時(shí)，指導(dǎo)柵極低電壓的選取。

SiC MOSFET；柵極低電壓；過(guò)沖電壓；功耗

本文就是在此基礎(chǔ)上，考慮寄生參數(shù)存在時(shí)，建立合理的理論模型，從理論和仿真結(jié)果來(lái)分析高頻下不同柵極低電壓對(duì)SiC MOSFET過(guò)沖電壓的影響，通過(guò)結(jié)果來(lái)指導(dǎo)驅(qū)動(dòng)電路設(shè)計(jì)時(shí)對(duì)柵極低電壓的選擇。

1 SiC MOSFET關(guān)斷過(guò)程理論分析

考慮寄生電感的SiC MOSFET雙脈沖測(cè)試電路原理圖如圖1所示。Q為SiC MOSFET開(kāi)關(guān)管，柵源極、柵漏極和漏源極之間的寄生電感分別為GS、GD和DS，D為漏極寄生電感，它包括MSOFET器件引腳分布的電感、二極管寄生電感、PCB走線(xiàn)寄生電感等；S為源極寄生電感，它包括MOSFET器件引腳寄生電感、PCB走線(xiàn)寄生電感等；ext為驅(qū)動(dòng)電路引入的電阻，int為器件內(nèi)阻；L為負(fù)載電感，與之相并聯(lián)的為續(xù)流二極管。對(duì)于柵極寄生電感，在實(shí)際的分析中是被忽略的，一方面因?yàn)樵陔娐吩O(shè)計(jì)時(shí)，驅(qū)動(dòng)電路緊靠MOSFET，寄生很??；另一方面柵極寄生電感的存在不便于推導(dǎo)建立數(shù)學(xué)模型分析，因此忽略柵極寄生電感G。G為柵極驅(qū)動(dòng)電壓，DC為母線(xiàn)電壓。

圖1 帶寄生參數(shù)的雙脈沖測(cè)試電路原理圖

1.1 關(guān)斷延時(shí)階段（t0～t1）

圖2 SiC MOSFET關(guān)斷過(guò)程波形示意圖

1.2 電壓上升階段Ⅰ（t1～t2）

由式（2）可得，1時(shí)刻米勒電壓可表示為

1.3 電壓上升階段Ⅱ（t2～t3）

因此，由于輸出電容的分流，使得該階段的米勒平臺(tái)電壓相比于上一個(gè)階段有所降低。

1.4 電流降落和過(guò)充電壓產(chǎn)生階段（t3～t4）

從上一階段開(kāi)始器件進(jìn)入飽和區(qū)工作，漏極電流滿(mǎn)足：

漏電流作用于主功率回路的寄生電感L和D上，產(chǎn)生感應(yīng)電壓，此時(shí)SiC MOSFET開(kāi)關(guān)器件兩端承受的電壓表示為

對(duì)應(yīng)的柵極電壓回路滿(mǎn)足方程：

聯(lián)立式（5）、式（6）和式（7）可得出關(guān)斷后的柵源電壓表達(dá)式：

對(duì)于42與2關(guān)系，影響因素主要是漏極寄生電感D、飽和區(qū)跨導(dǎo)fs和柵漏電容GD。其中飽和區(qū)跨導(dǎo)fs又是變量，因此分析起來(lái)較為復(fù)雜，難以得出一個(gè)廣泛適用的結(jié)論，而在再具體條件下，卻可以說(shuō)明問(wèn)題。

1.5 SiC MOSFET關(guān)斷過(guò)程（t4～t5）

2 仿真結(jié)果

為了更好地理解不同的柵極低電壓對(duì)SiC MOSFET器件過(guò)沖電壓的影響，在此進(jìn)行仿真測(cè)試，仿真器件選擇的是CREE公司的C2M0040120D，使用該公司提供的PSpice模型進(jìn)行仿真，續(xù)流二極管采用C4D20120A肖特基二極管，開(kāi)關(guān)頻率選取100kHz，柵極電阻5W，負(fù)載電感選取480mH，漏極寄生電感選取70nH/300nH。柵極低電壓變化范圍-5～0V，柵極高電壓選擇20V，直流電壓選取800V，搭建雙脈沖仿真測(cè)試電路。

2.1 柵極低電壓對(duì)柵源電壓的影響

圖3 不同柵極低電壓下柵極電壓的仿真曲線(xiàn)

2.2 柵極低電壓對(duì)漏電流的影響

從圖4可以看出，受柵源電壓影響，漏電流在不同柵極低電壓下，下降速度明顯不同，柵極低電壓越低，漏電流下降速度越快。

圖4 不同柵極低電壓下漏電流的仿真曲線(xiàn)

2.3 柵極低電壓對(duì)漏源電壓的影響

圖5 不同柵極低電壓下漏源電壓的仿真曲線(xiàn)

圖6 漏極寄生電感為300nH時(shí)漏源電壓仿真曲線(xiàn)

從圖中的仿真結(jié)果可以看出，柵極低電壓越小，SiC MOSFET漏源電壓上升的速度越快，而且起步也越早。過(guò)沖電壓的變化有一個(gè)明顯的轉(zhuǎn)折，對(duì)應(yīng)的折線(xiàn)圖如圖7所示。

圖7 不同柵極低電壓下的過(guò)沖電壓

2.4 柵極低電壓對(duì)功耗的影響

從以上的分析可以得出，柵極低電壓對(duì)SiC MOSFET器件的關(guān)斷瞬間速度和過(guò)沖電壓大小有影響，因此在此對(duì)關(guān)斷瞬間的功耗進(jìn)行了仿真，仿真結(jié)果如圖8所示。

圖8 不同柵極低電壓下的關(guān)斷瞬間功耗曲線(xiàn)

3 結(jié)論

為了更好地了解柵極低電壓對(duì)過(guò)充電壓的影響，本文進(jìn)行了一些理論和仿真方面的研究，說(shuō)明了柵極低電壓在高頻下對(duì)SiC MOSFET對(duì)過(guò)沖電壓、功耗等方面的影響，具有以下幾點(diǎn)實(shí)用性?xún)r(jià)值：

1）對(duì)于一個(gè)確定的SiC MOSFET器件和電路，在驅(qū)動(dòng)電路設(shè)計(jì)中選擇柵極低電壓時(shí)，具有一定的參考價(jià)值。

2）柵極低電壓越低，SiC MOSFET器件的開(kāi)關(guān)速度越快，功耗越小，但器件的過(guò)充電壓卻不一定最大。

[1] 李典林, 胡欣. d/d引發(fā)的MOSFET誤導(dǎo)通分析[J]. 通信電源技術(shù), 2006, 23(6): 39-42.

[2] Zhang Z, Guo B, Wang F, et al. Impact of ringing on switching losses of wide band-gap devices in a phase-leg configuration[C]//Applied Power Electronics Conference and Exposition, 2014: 2542-2549.

[3] Zhang Z, Zhang W, Wang F, et al. Analysis of the switching speed limitation of wide band-gap devices in a phase-leg configuration[C]//Energy Conversion Congress and Exposition. IEEE, 2012: 3950-3955.

[4] Xu S, Sun W, Sun D. Analysis and design optimization of brushless DC motor's driving circuit considering thed/dinduced effect[C]//Energy Conversion Congress and Exposition. IEEE, 2010: 2091-2095.

[5] Lemmon A, Mazzola M, Gafford J, et al. Stability considerations for Silicon carbide Field-Effect transistors[J]. IEEE Transactions on Power Electronics, 2013, 28(10): 4453-4459.

[6] Stewart C, Escobar-Mejía A, Balda J C. Guidelines for developing power stage layouts using normally-off SiC JFETs based on parasitic analysis[C]//IEEE Energy Conversion Congress and Exposition. IEEE, 2013: 948-955.

[7] Liu Qian, Wang Shuo, Baisden A C, et al. EMI suppression in voltage source converters by utilizing dc-link decoupling capacitors[J]. IEEE Transactions on Power Electronics, 2007, 22(4): 1417-1428.

[8] Zhao Q, Stojcic G. Characterization of Cdv/dt induced power loss in synchronous buck DC-DC con- verters[C]//Applied Power Electronics Conference and Exposition, 1, 2004: 292-297.

[9] 趙斌. SiC功率器件特性及其在Buck變換器中的應(yīng)用研究[D]. 南京: 南京航空航天大學(xué), 2014.

[10] 秦海鴻, 朱梓悅, 戴衛(wèi)力, 等. 寄生電感對(duì)SiC MOSFET開(kāi)關(guān)特性的影響[J]. 南京航空航天大學(xué)學(xué)報(bào), 2017, 49(4): 531-539.

[11] 秦海鴻, 張英, 朱梓悅, 等. 寄生電容對(duì)SiC MOSFET開(kāi)關(guān)特性的影響[J]. 中國(guó)科技論文, 2017(23): 2708-2714.

[12] 范春麗, 余成龍, 龍覺(jué)敏, 等. 寄生參數(shù)對(duì)SiC MOSFET開(kāi)關(guān)特性的影響[J]. 上海電機(jī)學(xué)院學(xué)報(bào), 2015, 18(4): 191-200.

[13] Wang Jianjing, Chung H S, Li R T. Characterization and experimental assessment of the effects of parasitic elements on the MOSFET switching performance[J]. IEEE Transactions on Power Electronics, 2013, 28(1): 573-590.

[14] 沈瑾. 節(jié)能變頻器疊層母線(xiàn)的設(shè)計(jì)[J]. 電機(jī)與控制應(yīng)用, 2013, 40(5): 53-58.

[15] Yamashita Y, Furuta J, Inamori S, et al. Design of RCD snubber considering wiring inductance for MHz- switching of SiC-MOSFET[C]//Workshop on Control and Modeling for Power Electronics, 2017: 1-6.

[16] 王孝偉, 李鐵才, 石堅(jiān), 等. 三段式門(mén)極驅(qū)動(dòng)抑制MOSFET關(guān)斷過(guò)沖振蕩的研究[J]. 電機(jī)與控制學(xué)報(bào), 2013, 17(7): 1-6.

[17] 王旭東, 朱義誠(chéng), 趙爭(zhēng)鳴, 等. 驅(qū)動(dòng)回路參數(shù)對(duì)碳化硅MOSFET開(kāi)關(guān)瞬態(tài)過(guò)程的影響[J]. 電工技術(shù)學(xué)報(bào), 2017, 32(13): 23-30.

[18] 梁美, 鄭瓊林, 李艷, 等. 用于精確預(yù)測(cè)SiC MOSFET開(kāi)關(guān)特性的分析模型[J]. 電工技術(shù)學(xué)報(bào), 2017, 32(1): 148-158.

[19] 朱義誠(chéng), 趙爭(zhēng)鳴, 王旭東, 等. SiC MOSFET與SiC SBD換流單元瞬態(tài)模型[J]. 電工技術(shù)學(xué)報(bào), 2017, 32(12): 58-69.

[20] 梁美, 李艷, 鄭瓊林, 等. 高速SiC MOSFET開(kāi)關(guān)特性的測(cè)試方法[J]. 電工技術(shù)學(xué)報(bào), 2017, 32(14): 87-95.

The effect of gate low voltage on the turn-off transients

Li Lele1Li Jiancheng2Wang Hongli1Sun Mingze1

(1. College of Physics and Optoelectronic Engineering, Xiangtan University, Xiangtan, Hu’nan 411100; 2. School of Electronic Science and Engineering, National University of Defense Technology, Changsha 410073)

With the increase of switching frequency, the effect of parasitic inductance on silicon carbide (SiC) MOSFETs becomes more and more obvious, and crosstalk and device stress caused by the devices seriously restrict the application of SiC MOSFET devices under high frequency. In the actual design of the driver circuit, in order to suppress the crosstalk of the device, the gate low voltage is generally selected between-5～0V. However, the influence of low gate voltage on device stress is ignored. In this paper, through theoretical and simulation analysis, the overshoot voltage and power loss at turn-off transients at different gate voltages are studied in the presence of the parasitic inductance. Thus, in the design of the SiC MOSFET driver circuit, the selection of the gate low voltage is instructed.

SiC MOSFET; low gate voltage; overshoot; power loss

2018-11-15

李樂(lè)樂(lè)（1990-），男，湘潭大學(xué)物理與光電工程學(xué)院在讀碩士研究生，主要從事碳化硅大功率器件應(yīng)用研究。