一種S波段寬帶偵察數字接收機的設計

孔夢華，祝瑞軍，陳文鋒，丁慶東

(中國船舶重工集團公司第七二四研究所，南京 211153)

0 引 言

現代電子對抗的主要特點是信號覆蓋頻段寬且待處理信號復雜多變。為適應現代電子戰需要，偵察接收機必須滿足以下幾個要求[1]：(1) 接近實時處理能力，(2)瞬時帶寬必須寬，(3)可以處理同時到達的多個信號，(4)較高的靈敏度和較大的動態范圍。

與傳統的模擬信道化技術相比，由于不存在模擬電路中的溫度漂移、增益變化以及直流電平漂移等現象，偵察數字接收機的數字信道化技術已經成為現代電子戰爭研究的重點。

1 硬件設計

S波段寬帶偵察數字接收機主要包括前端模塊、S波段八通道合成器、混頻模塊、數字接收和處理模塊，見圖1。

8路射頻信號進入前端模塊，經過限幅低噪放放大、移相后合成一路，進入混頻模塊。混頻模塊將整個工作頻段內800 MHz射頻信號濾波并分為兩個400 MHz的窄頻段分別進行下變頻以抑制寬帶接收雜散，下變頻后將兩路輸出給數字接收和處理模塊。數字接收和處理模塊同時接收兩路400 MHz寬帶中頻信號，為降低對模擬濾波器要求增加ADC的采樣帶寬。ADC對每路800 MHz帶寬信號進行采樣后送往FPGA作信道化處理，將800 MHz帶寬信號分為16個信道，每個信道50 MHz分別進行處理。將處理得到的有效寬帶干擾信號頻率、帶寬等信息通過光纖傳輸至綜合信號處理模塊。

數字接收和處理模塊集成在一塊數字電路板上，分別由光纖接口電路、FPGA電路、單片機電路、時鐘分配電路、電源電路和ADC電路組成，見圖2。

FPGA芯片選擇XILINX公司的kintex-7系列的xc7k325t。FPGA電路的主要功能是：

(1) 接收ADC采集的800 MHz寬帶數字化信號，并進行信道化處理后通過高速光纖接口將信號幅度、頻段等信息傳給信息處理機柜；

(2) 根據來自信息處理機柜的控制信號和命令，對數字接收和處理模塊的內部模塊進行時序控制、通道信息選取和傳輸等；

(3) 控制數控衰減器實現STC功能；

(4) 檢測來自模塊內部的狀態信息送給綜合信號處理板。

ADC芯片選取TI的ADC12D1800RF，可直接射頻采樣，最高單通道采樣速率可達到3.6 GSPS，雙通道可達到1.8 GSPS，其轉換位數為12位，實際有效位數可以做到8位，即ADC芯片的動態范圍可以做到約48 dB。ADC芯片的輸入飽和功率為2 dBm，則ADC芯片的輸入信號范圍為-46～2 dBm。

光纖接口電路的功能是完成偵察接收機與信息處理機柜之間的數據交換光模塊的發送和接口管腳與FPGA的高速收發器接口相連，以及信號監測和發送控制管腳與FPGA的IO口相連。

單片機電路主要實現與外部的網絡通訊功能，完成程序的遠程加載、調試等功能。單片機與網絡交換芯片結合，可實現遠程程序的加載與調試。

時鐘分配電路的功能是完成對時鐘信號的低失真分配，輸入1.6 GHz時鐘后分配出多路時鐘分別供ADC、FPGA等模塊使用。

2 信道化分析

傳統并行多通道接收機是通過并聯多個單通道接收機來實現的，其中的單通道接收機可分別偵察帶寬內的多個通道的信號(本振頻率分別為w1,w2，…，wL，L為通道數)進行接收處理。這種并行的多通道接收機組成簡單，易于理解。但是，由于硬件設計的限制，這種接收機一般體積龐大，不易于攜帶，因此應用范圍大大受限。本節研究基于多相濾波的信道化算法，一方面研究原型濾波器的帶內平坦度和帶外抑制度以及濾波器組的全帶寬覆蓋度，實現對截獲信號的全概率分析；另一方面，對算法進行優化，使其便于硬件實現，提高其工程應用價值[2-3]。

如前所述，本模塊頻率覆蓋帶寬為800 MHz，在圖1的混頻電路中產生兩路帶寬400 MHz的信號。為降低ADC采樣之前的抗混迭濾波器的設計難度，并充分利用ADC的高采樣率優勢，ADC采樣率設為1.6 GSPS，并在數字化處理后的第2奈奎斯特區域800 MHz帶寬內只選取其中有效的400 MHz帶寬信號送往后端處理。

由于設計中ADC兩通道采樣率均高達1.6 GSPS，ADC內部兩倍降頻后輸出4路800 MSPS信號，FPGA無法直接對此高速率信號進行處理，設計在FPGA內部采用Demux技術將ADC輸出的4路800 MSPS高速率信號分成兩個16路并行的100 MSPS信號流進行處理。16路并行信號流通過圖3中的多相濾波處理，即可得到16信道的基帶I/Q數據(每個信道覆蓋50 MHz)，其中每路前4個信道和后4個信道為無效信號。將最終FFT輸出的有用帶寬進行組合，可以得到16路帶寬50 MHz的有用信號。對于接收機的偵察功能，由能量檢測法可得到16信道的幅度均值，經由光纖送往信號處理分機，通過對不同頻帶內信號幅度的判斷可以得到干擾信號所處的頻段。

由于偵察接收機接收的都是非合作信號，考慮采用50%的重疊信道劃分方式不僅可以實現帶寬內干擾全概率截獲，而且過渡帶寬的增加可以顯著地減少濾波器的階數，節省FPGA資源。圖3中的濾波器組設計為由一個128階原型低通濾波器16抽取所得，原型低通濾波器通帶50 MHz，阻帶100 MHz，如圖4所示。

3 測試結果

3.1 ADC采樣測試

ADC采樣之后輸出4路800 MSPS的數字信號給FPGA。FPGA對高速率信號進行接收后首先實現信道化之前的延時和抽取。將4路800 MSPS的數字信號轉換為兩個16路并行信號。通過chipscope對抽取后速率為100 MSPS的32路信號進行測試，底噪如圖5所示。

在組件的8通道中的任一通道輸入某頻點-50 dBm的信號，將FPGA處理后的100 MSPS速率信號導入到Matlab進行分析，可以看到時域信號和頻域信號如圖6所示[4]。

時域信號反映了輸入的單頻信號的頻率和幅度。由于混頻模塊中模擬濾波器通帶400 MHz，因此頻域信號中頻點周圍的底噪抬起，大于阻帶內噪聲幅度。經過測量計算，ADC的輸出信噪比為53 dB，有效位數為8.5 bit，動態范圍為51.2 dB，達到設計要求。

3.2 信道化輸出測試

在FPGA中對ADC采樣后的數據進行抽取延時后進入圖3所示的信道化處理流程。信道化處理后的信號時域和頻域分析圖如圖7所示。

在時域圖中可以看到，信道化處理后只有覆蓋輸入信號頻點的通道才有信號，否則只有噪聲。由于本文中采用無損信道處理技術，因此每一個信道的通帶覆蓋50 MHz帶寬，而阻帶覆蓋通帶之外的50 MHz帶寬。這導致50 MHz帶寬內前25 MHz內的信號會存在于前一個信道內，后25 MHz內的信號會存在于后一個信道內，只有在信道正中間的頻率才不會泄漏到相鄰的頻帶內。其幅度在頻域分析圖中可以看到，信號頻點存在于相鄰兩個信道內，但泄漏到另一信道的信號幅度會受到阻帶的抑制。由于偵察組件需要對干擾信號進行全頻段的覆蓋，因此無損信道化雖然會產生類似“偽頻點”的信號泄露，但依然可以取得很好的干擾信號檢測效果。

當接收到的干擾信號頻率處于某一信道正中間時不會出現信號泄露。通過cordic IP core進行幅度計算，此時各信道內信號幅度如圖8所示。

在圖8中可以明顯看到，輸入信號頻率所在的信道其幅度遠大于其他信道。將各信道的幅度等信息送給信息處理機柜后后者可以快速判別出干擾信號所處的頻段，然后通過捷變頻可以讓雷達信號避開干擾信號所處頻段，從而使雷達保持正常工作。經測量，接收機動態范圍為45 dB，單通道靈敏度-93 dBm，符合設計要求。

4 結束語

為了避開干擾信號對雷達的影響，需要通過偵察接收機對干擾信號進行實時偵察。由于干擾信號頻段的未知，因此偵察數字接收機要有能處理大帶寬信號的能力。目前雖然已有高速ADC可以對射頻信號進行直接采樣，但是受限于FPGA的處理時鐘頻率，必須要對ADC采樣數字化的信號進行抽取降采樣后才能處理。本文使用無損信道化處理技術，較好地實現了FPGA在低速時鐘域內對高速寬帶信號的數字化處理，有效地解決了主動雷達工作帶寬內干擾信號實時全概率截獲問題。