某型地空導彈系統時間同步設計

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(1.中國電子科技集團公司第三十八研究所， 安徽合肥 230088；2.孔徑陣列與空間探測安徽省重點實驗室， 安徽合肥 230088)

0 引言

現代地空導彈系統都是由指揮控制車、雷達、導彈發射車及相關配套設備組成，雷達按作戰任務分為搜索雷達和跟蹤制導雷達(簡稱制導雷達)。搜索雷達對指定空域或360°全方位掃描，將截獲的飛行目標參數報送指揮控制車(簡稱指控車)，指控車對疑似目標進行威脅等級評估，將預打擊目標的方位、高度、速度、航向等參數送制導雷達，引導制導雷達天線對準目標來襲空域，待目標進入制導雷達作戰威力范圍內，制導雷達開始對目標進行精確跟蹤，并將目標的詳細參數報送指控車，指控車依據來襲目標的詳細參數進行火力單元(即導彈發射車)分配，指揮導彈發射，對來襲目標進行攔截。目標情報在導彈系統內的傳遞以及作戰控制指令的響應要求具有嚴格的時效性，這就需要為地空導彈系統各單元建立統一的時間基準，使各單元間時間同步。基于地空導彈系統各單元機動性配置的要求，利用北斗、GPS進行系統的時間統一是一個理想解決方案，能很好地保證各單元間時間同步的準確性[1-2]。雷達情報處理一般要求時間準確度控制在μs級。北斗、GPS的授時精度一般在1 000 ns以內，北斗二代系統能達到50 ns以內，滿足系統情報處理要求。

1 北斗、GPS授時原理

設T時刻在目標位置P處用接收機同時測得4顆衛星1, 2, 3, 4到P點處的距離分別為S1,S2,S3,S4，4顆衛星的坐標分別是(Xi,Yi,Zi)，i=1, 2, 3, 4，則P點的坐標和時間T可通過式(1)解算得出：

(1)

式中，Ti(i=1, 2, 3, 4)為各衛星的時間，T為用戶接收機的時間，c為光速，(X,Y,Z)為用戶接收機的坐標。各衛星的時間Ti和坐標(Xi,Yi,Zi)通過解析接收到的衛星報文獲得[3-4]。

北斗衛星導航系統已發展至第三代，具備衛星無線電測定系統(Radio Determination Satellite System, RDSS)和衛星無線電導航系統(Radio Navigation Satellite System, RNSS)兩種模式。RDSS模式采用主動定位方式，即先由用戶接收機主動發出定位請求(通過衛星轉發)，北斗系統的地面控制中心進行相應解算后，下發定位信息和授時數據。RNSS模式采用無源定位方式，通過地面運控系統監測整個導航系統的衛星位置并同步衛星時鐘，該模式與GPS系統的原理相同[5-6]。授時精度上，北斗一代是100 ns，二代是50 ns，三代可達20 ns。

2 時間同步設計

某型地空導彈系統組成如圖2所示，各單元采用相同的時間同步設計，下面以在搜索雷達中的設計、應用為例進行介紹。

2.1 原理設計

北斗/GPS接收機接收衛星信號，通過串口或網絡以固定重復頻率輸出授時數據，包含年、月、日、時、分、秒信息，同時以電信號的方式每秒輸出一個秒脈沖[7]。搜索雷達的時間同步電路由計算機模塊、FPGA電路和電平轉換電路組成，與北斗/GPS接收機間接口如圖3所示。計算機模塊實現授時數據接收解析、對時控制管理、相對時間讀取、實時時間產生與分發功能；FPGA電路實現秒脈沖接收、計數、相對時間產生、秒脈沖軟件抗干擾保護等功能；電平轉換電路實現秒脈沖信號從RS422電平到TTL電平的轉換功能。

FPGA電路接收雷達系統的高穩定、高精度時鐘信號，利用其內部鎖相環分頻產生滿足時間分辨率要求(一般取μs級)的內部計數用時鐘信號，在計算機模塊下發對時開始時刻，該計數器從零開始計數。對于對時開始時刻，設相對時間為零，則該計數器的實時計數值即是相對于對時開始時刻的實時相對時間。如圖3所示，計算機模塊通過PCI總線讀取FPGA電路計數產生的實時相對時間，與對時開始時刻的絕對時間累加，即是系統的實時時間。對時開始時刻的絕對時間由計算機模塊通過解析串口或網絡接收的授時數據報文獲得。設計采用FPGA接收20 MHz的雷達系統時鐘。

為方便設計實現，具體工程設計上，將上述相對時間的統計分成兩部分，即以秒為量級對秒脈沖的計數累加和以μs為量級對分頻得到的內部計數用時鐘脈沖的計數累加，兩者之和為相對時間。如圖4所示，用于雷達情報處理用的實時時間由3部分組成：解析授時數據得到的對時開始時刻的絕對時間、秒脈沖的累加計數值、μs級計數器值。三者累加即構成了系統的實時時間。

如圖4所示，秒脈沖進入FPGA后有兩個處理：一是對秒脈沖進行計數累加處理，二是用秒脈沖的前沿對μs級時鐘計數器做清零操作。

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在計算機模塊發出對時指令后，FPGA電路通過其內部計數操作產生實時的相對時間，計算機模塊讀取該相對時間，并與對時開始時刻的絕對時間相加，即獲得實時的系統時間。詳細處理流程如圖5所示。

基于上述原理分析，地空導彈系統各單元的時間均同步于北斗/GPS時間，在采用相同的時間同步設計且受控于統一的對時指令控制下，地空導彈系統各單元間的時間可以保證統一和同步。

2.2 工程抗干擾設計

如圖3所示，時間同步電路從北斗/GPS接收機接收兩路信號，分別是串口(或網絡)數據信號以及秒脈沖信號。鑒于雷達系統內部電磁環境復雜，存在高電壓、大電流設備，會對授時數據信號和秒脈沖信號的傳輸產生干擾。工程設計上，分別從硬件和軟件兩方面采取措施，避免和濾除干擾，對授時數據和秒脈沖信號加以保護。

2.2.1 硬件措施

形成電磁干擾的基本要素分別是干擾源、傳播路徑和敏感器件，抗干擾設計就是要針對這3個要素分別采取防范措施，切斷或降低干擾信號對接收端敏感器件的影響[8]。鑒于干擾源無法徹底杜絕，時間同步電路的抗干擾設計重點是對信號傳輸過程的保護和選用抗干擾能力強的器件。

信號傳輸過程中的干擾引入有傳導和輻射兩個途徑。干擾的傳導引入主要是通過供電回路，采用與干擾源分開供電、二次供電等措施可有效隔離干擾的傳導引入。干擾的輻射引入是干擾源向空間輻射的電磁信號在傳輸導體及處理器件中感應出干擾信號，對有用信號形成干擾。輻射干擾在線纜的各芯線中感應生成的信號幅度和極性均相同，利用差分放大電路，即可去除輻射干擾信號。信號傳輸采用差分傳輸方式是抗輻射干擾的有效措施。抗輻射干擾的另一重要措施是采用有屏蔽層保護的傳輸線纜。

針對信號接收處理器件的抗干擾設計，重點是選用內部帶隔離電路的器件。

設計中綜合運用上述各種抗干擾措施，信號傳輸采用RS422電平標準，以正/負差分信號的形式傳輸，可有效抗輻射干擾，具有抗干擾能力強、驅動距離遠的優點，結合常規的EMC設計，包括阻抗匹配、電源濾波、正確的接地處理、盡可能遠離干擾源布線等，保證了硬件抗干擾措施的有效性。

2.2.2 軟件措施

鑒于干擾信號產生的原因錯綜復雜，且具有很大的隨機性，單純的硬件抗干擾措施很難保證信號傳輸、接收完全不受干擾，因此設計了必要的軟件抗干擾措施。

時間同步電路接收北斗/GPS接收機的授時數據和秒脈沖信號，其中授時數據接口是串口或網絡，由計算機讀入并解析出年、月、日、時、分、秒信息，在數據協議層定義有數據校驗措施和固定周期發送機制，可保證授時數據的正確接收與解析。

對于秒脈沖信號，一般脈寬1～2 ms，相對于 1 s的重復周期，其占空比是很低的，極易受到干擾。在數字電路設計中，對于脈沖信號的采樣，脈沖寬度的判寬濾波是常見的軟件抗干擾措施，即用較高的采樣時鐘連續對輸入脈沖信號進行采樣，如果連續N個采樣值都有效，則判斷該輸入脈沖有效，否則認定為干擾脈沖，作濾除處理。N值的設定依據工作現場的實際電磁干擾情況，原則是N次連續采樣的時間寬度應該小于輸入脈沖信號的寬度。針對秒脈沖的軟件抗干擾保護，在FPGA固件設計中，采用了上述的判寬濾波處理，設計的采樣時鐘是10 MHz，N取值100，對脈寬在10 μs以下的輸入脈沖認定為干擾脈沖，作濾除處理。

在判寬濾波處理的基礎上，針對秒脈沖極低占空比的特點，在FPGA固件設計中，首次提出了秒脈沖時間軸開窗保護機制，其設計思想是：以當前秒脈沖在時間軸上位置預計下一個秒脈沖出現的時刻，以這個預計的時刻為中心在時間軸上開一個窗，窗外的任何輸入脈沖都將被認定為干擾脈沖，作濾除處理，僅窗內的第一個脈沖被認定為有效秒脈沖輸入。

秒脈沖時間軸開窗保護的具體設計如下：對輸入的秒脈沖，先是濾除脈沖寬度在10 μs以下的干擾脈沖，然后以濾波后的第1個有效秒脈沖開始，在當前秒脈沖的前沿開始計時，到達1 s-Δt時刻，打開時間窗，時間窗寬度2Δt，在這個時間窗內出現的首個脈沖確定為有效秒脈沖，秒脈沖計數器加1，然后關閉時間窗；如果整個2Δt時間窗內都沒有脈沖輸入，則在時間窗的后沿插入一個脈沖，作為有效秒脈沖，秒脈沖計數器加1，關閉時間窗。再以當前有效秒脈沖的前沿開始計時，在時間軸上相應時刻打開第2個時間窗，輸出或插入有效秒脈沖，秒脈沖計數器加1，關閉時間窗。如此循環處理，即實現了對輸入秒脈沖的時間軸開窗保護。需要注意的是，如果當前時間窗內沒有脈沖輸入，則下一個時間窗的打開時刻是在當前插入的有效脈沖前沿滯后1 s-2Δt時刻。

圖6、圖7是秒脈沖時間軸開窗保護示意圖。圖中，Δt為系統允許的秒脈沖周期誤差，設計取值3 ms。

通過秒脈沖時間軸開窗保護，可有效濾除時間窗外干擾脈沖，因為窗口關閉，判斷輸入脈沖是否有效、秒脈沖計數器計數等操作都被屏蔽，杜絕了此類干擾的影響。理論上還存在一種可能，即系統在工作過程中，因某種原因造成秒脈沖輸入中斷，按照秒脈沖時間軸開窗保護的工作原理，時間同步電路仍可正常守時，以保證導彈系統作戰任務的完成。

3 仿真驗證

秒脈沖時間軸開窗保護屬新設計，為驗證其有效性，編寫了秒脈沖模擬發生模塊PPS_SIM，用內部的20 MHz時鐘去計數產生模擬秒脈沖，并在模擬的相鄰秒脈沖間隨機加入模擬干擾脈沖；編寫了相鄰脈沖間隔時間統計模塊T_COUNT，若相鄰脈沖間隔時間不在1 s±3 ms以內，則錯誤計數器ERROR加1，計算機模塊定時讀取ERROR值，寫入文件備查。用PPS_SIM模塊輸出的加有模擬干擾的秒脈沖模擬信號替代實際輸入的秒脈沖信號，用T_COUNT模塊分別檢測統計PPS_SIM模塊的輸出和經過時間軸開窗保護處理后的輸出(即有效秒脈沖)，重新編譯工程文件并加載FPGA，運行，查閱記錄文件，發現統計PPS_SIM模塊輸出的錯誤計數值ERROR1一直在累加，統計經過時間軸開窗保護處理后輸出的錯誤計數值ERROR2一直是0，證明時間軸開窗保護是有效的。

仿真驗證的流程圖如圖8所示。

4 應用情況

對于時間同步的硬件電路設計，電平轉換電路采用AD公司的ADM2582E芯片實現RS422電平到TTL電平的轉換，該芯片內部集成有收、發電路各1個通道，特點是RS422端的電源、信號、地與TTL端的電源、信號、地是隔離的，采用單電源供電，內部集成隔離式DC-DC電源。FPGA采用Altera公司的產品，固件代碼用Verilog HDL語言編寫。計算機采用國產龍芯3A計算機模塊，與FPGA間通過PCI總線實現數據交互。

實際應用發現，秒脈沖在傳輸過程中更易受周邊復雜電磁環境影響而引入干擾，單純的硬件保護不能徹底杜絕干擾。在某型地空導彈系統聯試初期，FPGA固件未設計對秒脈沖的時間軸開窗保護處理，曾發生過秒脈沖跳秒現象，某時刻本應只增加1 s，實際秒脈沖計數器增加了2 s，造成從這一時刻開始，所有的計時都與標準時間差1 s，與導彈系統其他單元的時間也就差了1 s，破壞了導彈系統各單元時間的統一性，嚴重影響作戰任務的執行。故障排查階段，用示波器檢測輸入的秒脈沖信號，未發現異常，秒脈沖信號的脈沖寬度、周期都在指標范圍內，判定為外部偶發干擾引起。在確認設計的各項硬件抗干擾措施均有效作用的情況下，在FPGA固件中增加對秒脈沖時間軸開窗保護處理，經過近一年時間的聯試、驗證，秒脈沖跳秒現象未再發生，時間同步電路工作一直正常。

5 結束語

武器系統的各組成單元(指控車、雷達、導彈發射車等)使用高穩定的晶振作為本地時鐘源，利用北斗、GPS秒脈沖來同步這個本地時鐘，實現了整個武器系統的時間統一和同步。文中所述同步設計有借鑒意義，可推廣應用至對時間有同步要求的系統和設備。所述抗干擾措施，在工程設計中具有普遍參考價值，其中首次應用的秒脈沖時間軸開窗保護具有很強的針對性，有效地解決了秒脈沖抗干擾保護，擬推廣應用于新型號雷達的時間同步設計。