低功耗數(shù)字化調(diào)制解調(diào)平臺的設(shè)計(jì)與實(shí)現(xiàn)

周士雷，韓 剛

(1.中國電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081；2.中國人民解放軍91917部隊(duì)，北京 102401)

0 引言

衛(wèi)星通信是空間通信的一種形式，主要包括衛(wèi)星固定通信、衛(wèi)星移動通信和衛(wèi)星直接廣播三大領(lǐng)域[1]。由于衛(wèi)星通信具有覆蓋面大、頻帶寬、容量大、適用于多種業(yè)務(wù)、性能穩(wěn)定可靠、機(jī)動靈活、不受地理?xiàng)l件限制以及成本與通信距離無關(guān)等優(yōu)點(diǎn)，在通信和廣播電視等領(lǐng)域得到了廣泛應(yīng)用[2]。

在衛(wèi)星通信系統(tǒng)中，調(diào)制解調(diào)器主要完成業(yè)務(wù)數(shù)據(jù)和模擬中頻信號的變換，把業(yè)務(wù)終端設(shè)備的數(shù)據(jù)流經(jīng)過組幀、信道編碼、基帶調(diào)制和變頻等處理后輸出中頻信號送至上變頻設(shè)備，同時(shí)把經(jīng)由下變頻送至設(shè)備的中頻信號經(jīng)過解調(diào)及譯碼等處理后，送至業(yè)務(wù)終端[3]。

對于中低速調(diào)制解調(diào)器，目前有2種主流調(diào)制解調(diào)器設(shè)計(jì)方案：數(shù)字化中頻調(diào)制解調(diào)方案和零中頻調(diào)制解調(diào)方案。文獻(xiàn)[4]給出了一種零中頻調(diào)制解調(diào)設(shè)計(jì)方案，均使用模擬電路器件實(shí)現(xiàn)，優(yōu)點(diǎn)是基帶數(shù)字信號處理部分算法實(shí)現(xiàn)簡單，實(shí)現(xiàn)時(shí)所需的FPGA資源較少，對FPGA的容量要求較低；缺點(diǎn)是中頻電路復(fù)雜，中頻模塊的體積與功耗較大，同時(shí)其雜散、相位噪聲和載漏等指標(biāo)不易調(diào)整。文獻(xiàn)[5-6]給出了一種數(shù)字化中頻調(diào)制解調(diào)方案。相對于零中頻調(diào)制解調(diào)方案的優(yōu)點(diǎn)有：① 可靠性、一致性好。中頻采樣使得中頻單元只需要進(jìn)行變頻處理。數(shù)字化處理不需要模擬器件在中頻上進(jìn)行正交調(diào)制解調(diào)，有效避免了模擬器件不一致帶來的正交2路信號幅度不平衡問題。② 集成度、靈活性高。中頻模塊減少了正交調(diào)制解調(diào)電路后，體積大幅度縮減。信號處理完全由高集成度的FPGA實(shí)現(xiàn)，針對不同傳輸體制，實(shí)現(xiàn)算法可以進(jìn)行靈活配置，同時(shí)便于系統(tǒng)更新升級。③ 模塊化設(shè)計(jì)便于測試生產(chǎn)。中頻變頻模塊為獨(dú)立模塊，輸入輸出指標(biāo)易于測試，基帶調(diào)制解調(diào)電路與中頻變頻模塊可以單獨(dú)調(diào)試，有利于硬件故障的分離及大規(guī)模批量生產(chǎn)，缺點(diǎn)是數(shù)字信號處理算法復(fù)雜。

隨著設(shè)備小型化、模塊化、低功耗和數(shù)字化等思想的提出，需要一種小型化、低功耗和數(shù)字化的調(diào)制解調(diào)模塊來滿足研制要求[7]。本文提出了一種基于FPGA+AD9364調(diào)制解調(diào)平臺方案，該平臺具有零中頻調(diào)制解調(diào)方案和數(shù)字化中頻調(diào)制解調(diào)方案的優(yōu)點(diǎn)，并且在可靠性、集成度和可生產(chǎn)性方面的優(yōu)點(diǎn)更為突出，大幅降低了調(diào)制解調(diào)實(shí)現(xiàn)的復(fù)雜度、體積和功耗。

1 總體設(shè)計(jì)

載波信號一般表示為：

s(t)=A(t)cos[wct+φ(t)]=

I(t)cos(wct)+Q(t)sin(wct)，

式中，wc為載波角頻率：I(t)=A(t)cos(φ(t))為同相分量；Q(t)=-A(t)sin(φ(t))為正交分量。

經(jīng)典的PSK信號的數(shù)字調(diào)制實(shí)現(xiàn)框圖如圖1所示。

圖1 經(jīng)典的PSK信號處理流程

基帶信號(信息序列)進(jìn)來之后進(jìn)行映射、成型，此部分為數(shù)字信號處理部分，主要在數(shù)字信號處理器內(nèi)部完成，調(diào)制部分主要由調(diào)制解調(diào)部分完成[9]。據(jù)此設(shè)計(jì)調(diào)制解調(diào)平臺主要由接口模塊、數(shù)字信號處理模塊、調(diào)制解調(diào)模塊、時(shí)鐘管理模塊和電源模塊組成。其中接口轉(zhuǎn)換模塊主要完成業(yè)務(wù)數(shù)據(jù)和COMS電平的轉(zhuǎn)換；數(shù)字信號處理完成編譯碼、基帶調(diào)制解調(diào)和數(shù)字成型等處理；調(diào)制解調(diào)主要完成數(shù)字信號和中頻模擬信號的變換；電源模塊主要為整個(gè)調(diào)制解調(diào)平臺提供電源；時(shí)鐘管理模塊主要為整個(gè)調(diào)制解調(diào)平臺提供時(shí)鐘和時(shí)鐘變換處理等。

1.1 硬件設(shè)計(jì)

硬件設(shè)計(jì)主要由1片F(xiàn)PGA、1片單片機(jī)和2片AD9364組成。硬件設(shè)計(jì)原理框圖如圖2所示。數(shù)字?jǐn)?shù)據(jù)傳輸接口是AD9364采用并行數(shù)據(jù)接口與FPGA之間進(jìn)行數(shù)據(jù)傳輸。數(shù)據(jù)端口可以配置為單端CMOS 格式或差分LVDS格式。這2種格式都可以配置為多種方式，以滿足數(shù)據(jù)時(shí)序和數(shù)據(jù)端口連接的系統(tǒng)需求，同時(shí)該總線傳輸是通過硬件握手信號來控制的。控制信號傳輸接口主要由串口和SPI接口。FPGA和單片機(jī)之間主要實(shí)現(xiàn)控制參數(shù)的傳輸，采用串口實(shí)現(xiàn)，電平形式采用單端CMOS 格式，單片機(jī)與2片AD9364的接口為SPI接口，主要傳輸AD9364的配置信息和狀態(tài)信息。

圖2 硬件設(shè)計(jì)原理

數(shù)字信號處理模塊采用FPGA型號為Cyclone V 5CEFA9F23。Cyclone V系列采用了TSMC的28 nm低功耗工藝進(jìn)行開發(fā)，滿足目前大批量低成本應(yīng)用對最低功耗、最低成本和最優(yōu)性能的需求[10]。

AD9364功能比較強(qiáng)大，集成ADC和DAC，基帶處理，基帶調(diào)制解調(diào)與頻綜于一體。具體實(shí)現(xiàn)功能如下：集成12 bit DACs 和 ADCs；工作頻帶70 MHz～6 GHz；支持TDD，F(xiàn)DD；可調(diào)的通道帶寬：<200 kHz～56 MHz；接收端自動增益控制；發(fā)射EVM：<-40 dB；集成浮點(diǎn)頻綜：2.4 Hz最大頻綜步進(jìn)[11]。

AD9364的配置比較復(fù)雜，需要采用浮點(diǎn)計(jì)算的寄存器比較多，不適合采用FPGA直接配置，本設(shè)計(jì)采用單獨(dú)一片單片機(jī)進(jìn)行配置，采用的單片機(jī)型號為STC90C516RD+，利用其定時(shí)器、外部中斷和串口通信等功能對AD9364進(jìn)行配置。

1.2 軟件設(shè)計(jì)

軟件設(shè)計(jì)包括驅(qū)動程序設(shè)計(jì)和信號處理程序設(shè)計(jì)。驅(qū)動程序設(shè)計(jì)是平臺開發(fā)不可分割的一部分，包含2個(gè)方面：① 運(yùn)行在單片機(jī)中，針對AD9364配置的驅(qū)動程序設(shè)計(jì)；② FPGA中相關(guān)驅(qū)動程序的設(shè)計(jì)，包括接口設(shè)計(jì)、時(shí)鐘和與外部的控制信息交互等功能。信號處理程序是指設(shè)計(jì)在驅(qū)動開發(fā)完畢后，針對調(diào)制解調(diào)體制設(shè)計(jì)的調(diào)制解調(diào)相關(guān)信號處理程序。

城市文化地標(biāo)是具有多種文化含義和象征的文化景觀，不僅具備獨(dú)特的建筑風(fēng)格與獨(dú)有的品牌效應(yīng)，也蘊(yùn)含了這座城市的文化精神與內(nèi)在品質(zhì)。近年來許多地方為增強(qiáng)城市的文化識別度、提升城市文化形象和品質(zhì)，開始重視對文化地標(biāo)的挖掘、宣傳和推廣工作。

1.2.1 AD9364驅(qū)動程序設(shè)計(jì)

AD9364的驅(qū)動程序?qū)崿F(xiàn)的功能：① 單片機(jī)與FPGA通信，傳輸需要配置的參數(shù)；② 初始化AD9364寄存器和配置AD9364寄存器。配置AD9364功能模塊較多，特點(diǎn)是順序性比較強(qiáng)；單片機(jī)需要及時(shí)響應(yīng)FPGA傳輸?shù)膮?shù)，實(shí)時(shí)性要求較高。單片機(jī)程序設(shè)計(jì)需要兼顧這2個(gè)功能特點(diǎn)。

順序結(jié)構(gòu)是單片機(jī)程序中最簡單、最常見的形式，主程序設(shè)計(jì)的順序結(jié)構(gòu)的程序結(jié)構(gòu)簡單，易于編寫，然而隨著任務(wù)的增多，各任務(wù)占用CPU 時(shí)間過長，可能導(dǎo)致排序靠后的任務(wù)無法按時(shí)執(zhí)行甚至無法響應(yīng)。可見，順序結(jié)構(gòu)的程序只能用于實(shí)時(shí)性要求不強(qiáng)，無中斷事件處理的場合[12]。

中斷處理模塊獨(dú)立于主程序，當(dāng)硬件產(chǎn)生了中斷請求并滿足中斷響應(yīng)條件時(shí)，程序指針立即從順序結(jié)構(gòu)循環(huán)中跳出來，指向中斷入口，執(zhí)行中斷服務(wù)程序。以中斷服務(wù)為前臺、以主程序?yàn)楹笈_的結(jié)構(gòu)設(shè)計(jì)，具有實(shí)時(shí)處理能力強(qiáng)、結(jié)構(gòu)清晰等優(yōu)點(diǎn)，獲得了廣泛的應(yīng)用[13]。

驅(qū)動程序設(shè)計(jì)采用以中斷服務(wù)為前臺、以主程序?yàn)楹笈_的結(jié)構(gòu)設(shè)計(jì)。配置AD9364適合采用順序結(jié)構(gòu)，作為主程序設(shè)計(jì)；單片機(jī)與FPGA通信實(shí)時(shí)性要求比較高，作為中斷服務(wù)程序設(shè)計(jì)。單片機(jī)主程序流程如圖3所示。中斷程序的流程框圖如圖4所示。

圖3 AD9364的驅(qū)動主流程序程

圖4 AD9364的驅(qū)動中斷程序流程

1.2.2 FPGA內(nèi)部驅(qū)動程序設(shè)計(jì)

FPGA內(nèi)部驅(qū)動程序需要完成的功能有接口切換功能；與外部控制信息交互功能；與單片機(jī)通信，通過單片機(jī)配置AD9364功能。根據(jù)功能劃分的功能模塊如圖5所示。控制模塊主要完成解析外部控制命令、與單片機(jī)通信、配置AD9364、控制各個(gè)功能模塊和上報(bào)狀態(tài)信息的功能。接口切換模塊主要完成網(wǎng)口和RS422同步口切換功能。時(shí)鐘管理模塊主要完成整片F(xiàn)PGA內(nèi)的時(shí)鐘管理工作。平臺設(shè)計(jì)完成，開發(fā)出上述相關(guān)模塊，并預(yù)留出調(diào)制解調(diào)相關(guān)接口。平臺相關(guān)驅(qū)動完成后，就可以對其進(jìn)行調(diào)制解調(diào)相關(guān)開發(fā)工作。

調(diào)制解調(diào)軟件數(shù)據(jù)處理流程中對數(shù)據(jù)進(jìn)行擾碼、LDPC編碼、組幀、星座映射和成型濾波。解調(diào)信號處理流程為數(shù)據(jù)進(jìn)行匹配濾波后，進(jìn)行定時(shí)恢復(fù)、載波恢復(fù)、解映射、LDPC譯碼和解擾，然后把數(shù)據(jù)送入接口切換模塊。通過接口切換模塊把數(shù)據(jù)送出FPGA[14]。軟件模塊組合框圖如圖5所示。

圖5 軟件模塊組合框圖

2 需要解決的問題和關(guān)鍵技術(shù)

2.1 基于收發(fā)分離射頻芯片的零中頻方案

傳統(tǒng)零中頻采樣實(shí)現(xiàn)方案零中頻調(diào)制解調(diào)方案調(diào)制解調(diào)均使用模擬電路器件實(shí)現(xiàn)，缺點(diǎn)是中頻電路復(fù)雜，雜散相噪較差，EVM較低。傳統(tǒng)零中頻方案體積大，功耗高。

基于單芯片AD9364的中頻方案有2個(gè)弊端：① 收發(fā)時(shí)鐘互相干擾，改變調(diào)制數(shù)據(jù)的采樣鐘會影響解調(diào)數(shù)據(jù)的采樣鐘；② 針對調(diào)制和解調(diào)采用不同符號率的應(yīng)用不能實(shí)現(xiàn)零中頻采樣技術(shù)，必須采用數(shù)字重采樣處理技術(shù)，就會導(dǎo)致后端數(shù)字信號處理比較復(fù)雜。

基于收發(fā)分離的射頻芯片零中頻方案采用2片AD9364分別實(shí)現(xiàn)調(diào)制和解調(diào)。該方案中頻電路較傳統(tǒng)中頻方案電路簡單，雜散、相噪較好，EVM指標(biāo)提高，體積小，功耗變低；較單芯片AD9364的中頻方案可避免收發(fā)采樣時(shí)鐘的干擾，基帶處理可以實(shí)現(xiàn)零中頻處理。

2.2 基于單片機(jī)的射頻芯片參數(shù)配置

AD9364的內(nèi)部寄存器需要配置的數(shù)量多達(dá)上千個(gè)，其功能模塊包含晶振時(shí)鐘輸入、基帶鎖相環(huán)頻率設(shè)定及調(diào)理、接收與發(fā)送FIR濾波參數(shù)設(shè)定、數(shù)字?jǐn)?shù)據(jù)接口設(shè)置、接收與發(fā)送射頻端頻點(diǎn)設(shè)定、接收增益及發(fā)射功率設(shè)定、低通濾波器參數(shù)設(shè)定以及正交校正與直流補(bǔ)償?shù)取２⑶移浯罅考拇嫫鞯膮?shù)配置需要浮點(diǎn)數(shù)乘法和除法。基于收發(fā)分離射頻芯片的零中頻方案需要2片AD9364，其配置工作量加倍，并且AD9364參數(shù)的更新實(shí)時(shí)性要求不高，只需在通信參數(shù)改變時(shí)配置，工作過程中不需要配置，其配置接口為SPI接口。

FPGA適用于并行計(jì)算，實(shí)時(shí)性較高，適合加法和整數(shù)乘法，但是浮點(diǎn)乘法和除法運(yùn)算耗費(fèi)資源巨大[15]。

單片機(jī)是指集成在一塊芯片上的完整計(jì)算機(jī)系統(tǒng)，功耗低，體積小，成本低，處理非實(shí)時(shí)的浮點(diǎn)乘法和除法性價(jià)比遠(yuǎn)超過FPGA。因此，對AD9364的配置采用單片機(jī)。

FPGA和單片機(jī)之間通過串口通信，制定了可靠的傳輸協(xié)議。該協(xié)議規(guī)定了FPGA與單片機(jī)交互的信息(設(shè)置AD9364的參數(shù))和狀態(tài)格式。采用串口數(shù)據(jù)速率為9.6 kbps，一個(gè)起始位，8位數(shù)據(jù)位，一個(gè)停止位，無校驗(yàn)。該協(xié)議包含2種幀結(jié)構(gòu)，F(xiàn)PGA的設(shè)置幀和單片機(jī)的回復(fù)幀，如表1和表2所示。

起始字節(jié)和結(jié)束字節(jié)固定填充1 B，為了保證可靠穩(wěn)定的通信，在幀結(jié)構(gòu)中加入校驗(yàn)字。設(shè)置幀中校驗(yàn)字為發(fā)頻率、收頻率、發(fā)采樣率、收采樣率、發(fā)帶寬、收帶寬和發(fā)電平的字節(jié)累加和，累加過程不進(jìn)位。回復(fù)幀中校驗(yàn)字為收電平和設(shè)置幀校驗(yàn)字的字節(jié)累加和，累加過程不進(jìn)位。

在通信過程中，F(xiàn)PGA比對設(shè)置幀校驗(yàn)字和回復(fù)幀中設(shè)置幀校驗(yàn)字是否相同，如果二者相同，代表參數(shù)被正確設(shè)置。如果二者不同或者收不到回復(fù)幀，需要重新發(fā)送設(shè)置幀。該協(xié)議保證了可靠通信。

表1 設(shè)置幀組成

設(shè)置幀組成所占字節(jié)/Byte起始字節(jié)1發(fā)頻率4收頻率4發(fā)采樣率4收采樣率4設(shè)置幀組成所占字節(jié)/Byte發(fā)帶寬4收帶寬4發(fā)電平4校驗(yàn)字1結(jié)束字節(jié)1

表2 回復(fù)幀組成

回復(fù)幀組成所占字節(jié)/Byte起始字節(jié)1收電平4設(shè)置幀校驗(yàn)字1校驗(yàn)字1結(jié)束字節(jié)1

3 性能測試結(jié)果與分析

采用基于FPGA+AD9364的方案進(jìn)行了軟硬件設(shè)計(jì)，實(shí)現(xiàn)了該方案。設(shè)計(jì)的新硬件平臺與2種大規(guī)模使用傳統(tǒng)的方案(文獻(xiàn)[3]給出的一種零中頻調(diào)制解調(diào)設(shè)計(jì)方案和文獻(xiàn)[4-5]給出的一種數(shù)字化中頻調(diào)制解調(diào)方案)相比，兼具2種方案的基帶數(shù)字信號處理部分算法實(shí)現(xiàn)簡單，可靠性、一致性好，集成度、靈活性高，模塊化設(shè)計(jì)便于測試生產(chǎn)等優(yōu)點(diǎn)，并且實(shí)現(xiàn)了功耗的降低和發(fā)端性能的提升。

新平臺的功耗不超過20 W，2種傳統(tǒng)方案設(shè)計(jì)的調(diào)制解調(diào)平臺的功耗不低于40 W，大大降低了硬件平臺的功耗。

EVM是一種可以綜合衡量調(diào)制信號的相位誤差和幅度誤差的指標(biāo)。在星座圖上，誤差矢量很清楚地反映了由調(diào)制器不平衡，相位噪聲、放大器的非線性、非理想濾波器等引起的信號損傷[3]。如表3所示，在不同調(diào)制方式下，新平臺的EVM值全部優(yōu)于傳統(tǒng)平臺。

表3 典型參數(shù)EVM值

調(diào)制方式符號速率/kspsEVM傳統(tǒng)平臺/%新平臺/%QPSK1 0241.40.5QPSK10 0003.22.516QAM1 0241.90.816QAM10 0004.22.7

由以上性能測試結(jié)果可知，采用FPGA+AD9364方案設(shè)計(jì)的新平臺相比于傳統(tǒng)方案，在完全實(shí)現(xiàn)了數(shù)字化、EVM指標(biāo)優(yōu)于傳統(tǒng)平臺的前提下，實(shí)現(xiàn)了功耗的下降，該方案設(shè)計(jì)的調(diào)制解調(diào)平臺優(yōu)于傳統(tǒng)方案設(shè)計(jì)的平臺。

4 結(jié)束語

本文設(shè)計(jì)的調(diào)制解調(diào)模塊與之前設(shè)計(jì)的零中頻分立器件組合方案或者數(shù)字化中頻方案相比，具有體積小、功能強(qiáng)和功耗低的優(yōu)勢。該硬件平臺性能穩(wěn)定，已作為成熟模塊應(yīng)用于衛(wèi)星通信終端設(shè)計(jì)，已經(jīng)小批量生產(chǎn)。該模塊采樣時(shí)鐘可提高至120 MHz，符號速率可提升至30 Msps，可以對數(shù)據(jù)速率進(jìn)行升級，滿足大部分中低速衛(wèi)星通信終端的設(shè)計(jì)需求。