片上光互聯(lián)網(wǎng)絡(luò)損耗分析

張曙光

【摘 要】光互聯(lián)具有低損耗、高吞吐率、低延遲等無可比擬的優(yōu)勢(shì)，但由于光互聯(lián)技術(shù)面臨光緩存和光處理兩大障礙，因此有機(jī)地結(jié)合電互聯(lián)網(wǎng)絡(luò)是當(dāng)前發(fā)展的主要趨勢(shì)。本文主要介紹了三種最近幾年新提出的片上光電混合網(wǎng)絡(luò)結(jié)構(gòu)：Corona，Dragonfly和Firefly，通過MATLAB工具建立了三種拓?fù)浣Y(jié)構(gòu)的功耗模型。通過對(duì)比研究，發(fā)現(xiàn)在少核芯片上，Corona拓?fù)浣Y(jié)構(gòu)的損耗相對(duì)較少，而對(duì)于多核芯片，F(xiàn)irefly拓?fù)浣Y(jié)構(gòu)有較好的損耗特性。

【關(guān)鍵詞】光電混合互聯(lián)網(wǎng)絡(luò);損耗;Corona;Dragonfly;Firefly

中圖分類號(hào)： TN405文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 2095-2457（2019）17-0047-001

DOI：10.19694/j.cnki.issn2095-2457.2019.17.022

0 引言

隨著處理器速度的提升，傳統(tǒng)的電互聯(lián)網(wǎng)絡(luò)已經(jīng)很難滿足人們對(duì)功耗、帶寬等方面的要求。因此，一種新型的互聯(lián)方式，光互聯(lián)網(wǎng)絡(luò)（ONoC）成為研究的熱點(diǎn)。它相比傳統(tǒng)的電互聯(lián)網(wǎng)絡(luò)的主要優(yōu)點(diǎn)有：光波在高速傳遞和處理時(shí)有更高的傳輸帶寬，接近幾十GHz;擁有更低的功耗和更短的時(shí)間延時(shí);芯片上光互聯(lián)網(wǎng)絡(luò)和傳統(tǒng)的CMOS技術(shù)兼容[1]。但是當(dāng)前光互聯(lián)技術(shù)面臨兩大障礙：光緩存和光處理，有機(jī)地結(jié)合電互聯(lián)網(wǎng)絡(luò)是當(dāng)前發(fā)展的主要趨勢(shì)，以光電混合的方式實(shí)現(xiàn)片內(nèi)通信。目前對(duì)芯片級(jí)的光互聯(lián)網(wǎng)絡(luò)研究重點(diǎn)主要在器件級(jí)和路由器級(jí)，對(duì)網(wǎng)絡(luò)級(jí)損耗研究較少，本文將提出芯片上光電混合互聯(lián)網(wǎng)絡(luò)損耗特性的研究模型，并基于Corona，Dragonfly和Firefly拓?fù)浣Y(jié)構(gòu)進(jìn)行網(wǎng)絡(luò)級(jí)損耗分析。

1 光技術(shù)背景

片上光互連網(wǎng)絡(luò)是在芯片上實(shí)現(xiàn)的光通信網(wǎng)絡(luò)，在物理層包括光學(xué)鏈路與交換節(jié)點(diǎn)兩部分。光互聯(lián)網(wǎng)絡(luò)是利用光子的波粒二象性來處理光信號(hào)的路由和數(shù)據(jù)[2]。現(xiàn)如今基于芯片級(jí)別的片上光互聯(lián)已有望突破電互聯(lián)的瓶頸。當(dāng)前，光互聯(lián)的主要挑戰(zhàn)是生產(chǎn)低成本、低功耗的硅光子器件。隨著工藝的不斷提升，許多新型的光器件結(jié)構(gòu)被廣泛應(yīng)用，極大地促進(jìn)了光互聯(lián)技術(shù)的發(fā)展，其中包括激光器、光調(diào)制器、光波導(dǎo)、光開關(guān)、光探測(cè)器和耦合器等。光源一般采用片外激光器產(chǎn)生，然后耦合進(jìn)片上的光波導(dǎo)，通過連接器將光信號(hào)傳輸?shù)叫酒希缓笸ㄟ^調(diào)制器將電信號(hào)加載到光信號(hào)中，經(jīng)過光波導(dǎo)到達(dá)接收端，通過光探測(cè)器轉(zhuǎn)換成電信號(hào)。

2 片上光互聯(lián)網(wǎng)絡(luò)拓?fù)浣Y(jié)構(gòu)

在片上光網(wǎng)絡(luò)中，電控制網(wǎng)絡(luò)用來傳輸電分組交換報(bào)文和短報(bào)文，光網(wǎng)絡(luò)用來傳輸光線路交換的長(zhǎng)報(bào)文。片上光網(wǎng)絡(luò)采用的混合結(jié)構(gòu)使用兩層網(wǎng)絡(luò)：（1）電控制網(wǎng)絡(luò)，是標(biāo)準(zhǔn)的CMOS工藝及其金屬互聯(lián)結(jié)構(gòu)，其拓?fù)浣Y(jié)構(gòu)與光互聯(lián)網(wǎng)絡(luò)一樣，用來傳輸控制短報(bào)文;（2）光互聯(lián)網(wǎng)絡(luò)，是由光波導(dǎo)連接光開關(guān)組合而成，用來傳輸長(zhǎng)報(bào)文。下面介紹最近幾年新提出的光電混合網(wǎng)絡(luò)結(jié)構(gòu)：Corona，Dragonfly和Firefly結(jié)構(gòu)。

Corona結(jié)構(gòu)（冠狀結(jié)構(gòu)） Corona結(jié)構(gòu)是HP公司于2008年提出的典型的Crossbar總線結(jié)構(gòu)[3]。Corona是基于光總線系統(tǒng)的。多寫單讀模式是Corona系統(tǒng)很重要的一個(gè)模式，每一個(gè)節(jié)點(diǎn)都有自己專屬讀操作通道。每次發(fā)送報(bào)文時(shí)可以對(duì)其余的N-1個(gè)通道進(jìn)行寫操作。

Dragonfly結(jié)構(gòu)（蜻蜓結(jié)構(gòu)） Dragonfly結(jié)構(gòu)是2008年提出的片外互聯(lián)拓?fù)浣Y(jié)構(gòu)，當(dāng)初這個(gè)模型是為集群間通信建立快速二次網(wǎng)絡(luò)和高速光通道而建立的，這個(gè)拓?fù)涮岣吡斯怆娀旌匣ヂ?lián)網(wǎng)絡(luò)的改進(jìn)潛力[4]。

Firefly結(jié)構(gòu)（螢火蟲結(jié)構(gòu)）Firefly結(jié)構(gòu)是在研究Corona和Dragonfly結(jié)構(gòu)路由方法時(shí)提出來的。隨著光模節(jié)點(diǎn)數(shù)量的增加，電功率也相應(yīng)的增加。內(nèi)部集群在預(yù)留輔助單寫多讀總線上與光學(xué)蛇形波導(dǎo)連接，有利于點(diǎn)對(duì)點(diǎn)通信而不是浪費(fèi)額外的通道[5]。

3 數(shù)值模擬與仿真分析

3.1 數(shù)值模擬

Corona、Dragonfly和Firefly三種拓?fù)浣Y(jié)構(gòu)功耗可以概括為以下兩個(gè)方面：（1）光傳輸損耗，這部分損耗包括激光源、光調(diào)制器、光開關(guān)、光探測(cè)器。（2）電互聯(lián)功耗，混合的光電網(wǎng)絡(luò)的切換需要用電控，這會(huì)產(chǎn)生很大一部分的功耗。這三種結(jié)構(gòu)的功耗計(jì)算公式和相關(guān)的假設(shè)參數(shù)下文會(huì)給出。

P總功耗=P激光源+P光調(diào)制器+P光開關(guān)+P光探測(cè)器+P電互聯(lián)損耗（1）

3.2 仿真分析

如圖1所示，在片內(nèi)核數(shù)量不大于210核時(shí)，Corona拓?fù)浣Y(jié)構(gòu)損耗相較于其他兩種拓?fù)浣Y(jié)構(gòu)要少，在片內(nèi)核數(shù)量大于210核時(shí)，F(xiàn)irefly拓?fù)浣Y(jié)構(gòu)表現(xiàn)了較好的損耗特性。

4 結(jié)語

通過MATLAB工具建立了芯片上光互聯(lián)網(wǎng)絡(luò)網(wǎng)絡(luò)級(jí)的損耗模型，并利用該模型分析了分別由Corona、Dragonfly和Firefly三種典型的當(dāng)前主流光電混合拓?fù)浣Y(jié)構(gòu)建立的片上光網(wǎng)絡(luò)的損耗特性。隨著片上核數(shù)量的增加，片上損耗也逐漸增加，通過對(duì)比研究，發(fā)現(xiàn)在低核芯片上，Corona拓?fù)浣Y(jié)構(gòu)的損耗相對(duì)較少，而對(duì)于多核芯片，F(xiàn)irefly拓?fù)浣Y(jié)構(gòu)有較好的損耗特性。該研究對(duì)芯片上光互連網(wǎng)絡(luò)的拓?fù)浣Y(jié)構(gòu)選用提供了一定的理論支持。

【參考文獻(xiàn)】

[1]Kirman N， Kirman M， Dokania R K. Leveraging Optical Technology in Future Bus-Based Chip Multiprocessors[C]∥Proc of Intl Symp on Micro architecture， 2006：492-503.

[2]張以謨，光互聯(lián)網(wǎng)絡(luò)技術(shù)[M].北京：電子工業(yè)出版社，2006.

[3]J.Ahn，M.Fiorentino，R.G.Beausolei，et al.Devices and architectures for photonic chip-scale integration.Appl.Phys.A-Mater.Sci.Process，2009.17（3）：989-997.

[4]P.J AylliFe，J.W.Parker，Comparison of Optical and Electrical data Interconnection at the Broad and Back plan Levels[C]. SPIE LTS. Optical Interconnection Network，1990：10-15.

[5]Batten C，Joshi A，Orcutt J，et al.Building Many core Processor-to-Dram Networks with Monolithic Silicon Photonics[C]∥Proc of the 16th IEEE Symp on High Performance Interconnect， 2008：21-30.