基于FPGA技術的數字電路綜合實驗研究

張燕凱 趙發勇 相乾 朱勇

摘要：針對傳統數字電路實驗存在的靈活性差以及綜合性不足等問題，提出將FPGA技術引入到數字電路的綜合性實驗設計之中.本文將邏輯代數、觸發器、定時器、計數器、譯碼器以及數碼管等數字電路中的傳統知識點進行有機結合，設計并實現了數字時鐘系統.實踐表明，現代設計方法與傳統數字電路教學相結合的方法能夠起到良好的教學效果.學生在實現系統的過程中既能夠加深對相關知識點的理解，又能夠提高實踐動手能力.

關鍵詞：FPGA;數字電路;綜合實驗;數字時鐘

中圖分類號：TN791? 文獻標識碼：A? 文章編號：1673-260X（2019）01-0022-03

1 引言

數字電路是為高等院校電氣信息類專業本科生開設的一門專業核心課程，作為學習數字系統的入門課程，在人才培養方案中，一方面起到承接模擬電路相關知識的作用，另一方面也為學生后續學習信號處理相關內容做鋪墊[1-2].于此同時，數字電路實驗課程在加深學生對數字電路理論知識的理解具有非常重要的作用.傳統數字電路實驗都大多采用74系列芯片，讓學生實現加法器、計數器等一些簡單的驗證性實驗.由于芯片之間以手動連線進行通信，當線路較復雜時，實驗的調試變得異常困難，實驗的靈活性以及綜合性難以保證[3-4].

FPGA（Filed Programmable Gate Array：現場可編程門陣列）作為專用集成電路領域中的一種半定制電路，通過邏輯綜合和布局、布線工具軟件，可以將用硬件描述語言描述的電路快速下載到FPGA上進行測試，并且其內部邏輯可以被設計者反復修改.在現代電子產品設計中，FPGA在通信、信號處理以及嵌入式系統設計等領域得到了廣泛的應用[5].

針對傳統數字電路實驗課程存在的調試困難、實驗內容靈活性差、綜合性不夠等問題，我們將FPGA技術引入到數字電路實驗課程中，本文以“數字時鐘”綜合實驗為例，首先對數字時鐘電路進行總體設計以及模塊劃分，然后利用硬件描述語言（Verilog HDL）進行描述，通過Quartus Ⅱ進行軟件仿真，最后下載至FPGA開發板上進行硬件驗證[6-7].

2 實驗總體方案設計

本實驗所要完成的功能為：數字時鐘系統具備顯示時、分、秒的功能，通過按鍵可以對當前時間進行調節，為了保證時間調節的準確性，還應設置一按鍵用來暫停以及開啟時鐘記時，系統還需要具有整點報時的功能.

在明確系統功能的前提下，利用模塊化思想[8]可以將系統劃分為四個子模塊：按鍵模塊、記時模塊、數碼管模塊以及蜂鳴器模塊.模塊框圖如圖1所示，其中各模塊的功能為：

按鍵模塊：利用三個按鍵分別調節時鐘時、分、秒的個位，利用單獨按鍵暫?；蜷_始時鐘的記時，以便對時間進行準確校準.

計時模塊：首先完成1s的定時器，再根據時鐘的進位特點，分別設計三種計數器：模三計數器、模六計數器以及模十計數器.模三計數器用于完成小時的高位計數，模六計數器用于完成秒、分的高位計數，模十計數器用于完成秒、分、十位的低位計數.

數碼管模塊：將記時模塊輸出的時、分、秒數字信息先進行譯碼，然后利用人眼的視覺暫留，通過分時掃描的方式將時間信息顯示在6位數碼管上.

蜂鳴器模塊： 將小時的低位信息作為蜂鳴器模塊的輸入，如果小時的低位發生變化，驅動蜂鳴器鳴叫一次.

3 實驗系統的模塊實現

3.1 按鍵模塊

為了讓系統能夠準確識別按鍵的操作，需要對按鍵進行消抖以及松手檢測處理.按鍵消抖可以分為硬件消抖以及軟件消抖，為了簡化實驗流程，本文采用軟件消抖的方式來獲取穩定的電平信號，理論上的按鍵抖動時間為5～10ms，為此按鍵模塊首先定義一個時長為15ms的定時器，按下按鍵15ms以后再對相應端口的電平信號進行判斷.

松手檢測的實現方法如式（1）所示：

key_press=key_reg&（～key_reg_next）;? （1）

式中key_press為表示按鍵按下是否有效的寄存器變量，key_reg存儲當前時刻按鍵的狀態，key_reg_next為下一時刻按鍵的狀態.從式（1）可知，key_press若為1，key_reg必為1以及key_ reg_next必為0，其對應的含義為：只有按鍵當前時刻沒有被按下，并且下一時刻被按下才認定為一次有效的按鍵觸發信號.圖2為松手檢測實現方法的門級電路圖.

3.2 計時模塊

計時模塊首先定義時長為1s的定時器作為計數器的時鐘基準，該模塊的設計思路為先利用1s的定時器完成單位秒的計數，然后再根據單位秒與單位分以及單位分與單位時之間的關系，完成時鐘的計時.圖3為單位秒的實現框圖.秒位由秒個位與秒十位組成，數值在0～59之間循環變化，單位秒的實現過程就是模六十計數器的實現過程.模塊中首先定義模十計數器完成秒個位的計數，隨后定義模六計數器，將模十計數器與模六計數器以串行進位的方式進行級聯完成模六十計數器的實現[9].每一個60s的計數完成以后，秒的個位與十位被清零，通過秒十位的進位輸出位（C）向單位分的個位進位，完成時鐘對分的計時.

3.3 數碼管模塊

實驗平臺的6個八段數碼管使用共陰極的方式連接到FPGA內部的SEG_EN0～SEG_EN5管腳作為數碼管的片選端，6個數碼管的a～g以及小數點dp管腳并聯連接到FPGA的SEG_DATAa～ SEG_DATADP管腳作為數據輸入端.

實驗采用動態掃描的方式讓6個數碼管同時顯示當前時刻的時、分、秒信息.模塊定義1ms的定時器作為動態掃描數碼管的掃描周期，在掃描周期的時間段內，首先將待顯示的時間信息進行譯碼，根據實際情況，只對0～9這10個數字進行譯碼，譯碼完成以后將譯碼結果賦給SEG_DATAx（x=a，b…DP），與此同時將對應的數碼管片選端拉低，相應的時間信息就會顯示在數碼管上，每次間隔1ms開始對下一位時間信息進行掃描顯示，由于人眼的視覺暫留，此時看到時、分、秒的信息同時在數碼管上顯示.

3.4 蜂鳴器模塊

實驗平臺所用蜂鳴器的原理圖如圖4所示，由圖可知蜂鳴器的正極連接在三極管的集電極上，FPGA的輸出管腳BEEP接在三極管的基極.當BEEP管腳輸出高電平，三級管截止，蜂鳴器不發聲;當BEEP管腳輸出為低電平時，三極管導通，蜂鳴器的電流系形成回路，蜂鳴器發聲.通過控制BEEP管腳輸出方波信號的頻率以及占空比可以控制蜂鳴器的音調高低與音量大小.

實驗中利用蜂鳴器進行整點報時，模塊首先定義1s的定時器，然后檢測小時的個位是否變化，若發生變化，蜂鳴器發出時長為1s的固定音調聲音.

3.5 頂層模塊

利用硬件描述語言（Verilog HDL）完成對各模塊所要實現的功能進行描述之后，編寫頂層模塊連接各子模塊.利用Quartus Ⅱ所帶的分析綜合工具對工程進行編譯，生成RTL（Register Transfer Level）功能框圖如圖5所示，從圖中可以看出數字時鐘系統被分為4個模塊，系統的內部端口與外部端口與所要設計的系統相符.

4 軟件仿真

為了驗證電路功能是否符合設計要求，首先利用ModelSim編寫測試代碼來對系統進行功能仿真.仿真結果如圖6所示，仿真時添加的時鐘激勵為50M Hz，對開始鍵施加有效信號，時鐘開始計時，此時使能位數據以及數據位的數據完全正確，因此數碼管能夠正確顯示初始設置的時間值，仿真結果表明設計電路正確實現了預先的設計要求.

5 硬件驗證

利用Modelsim對各模塊及整個電路進行軟件仿真后，確保各模塊功能正常，最后將編譯生成的sof文件通過下載線下載到FPGA開發板上.首先通過按鍵完成對時鐘時、分、秒的設置，然后按開始鍵啟動計時，當時鐘到達整點時，蜂鳴器能夠鳴叫1s.經實際檢驗，所設計的數字時鐘能夠正常運行，滿足了預期的設計要求.

6 結束語

將FPGA技術運用到數字電路綜合實驗的設計之中是一種卓有成效的數字電路實驗教學方法.在實驗過程中，學生不僅能夠學到自頂向下、模塊化的現代工程設計思想，而且能夠掌握利用硬件描述語言對電路進行設計的現代電路設計方法.經實踐證明，該方法能夠起到良好的教學效果，學生在實現系統的過程中既能夠加深對相關知識點的理解，又能夠提高實踐動手能力.

參考文獻：

〔1〕倪德克，師亞莉，朱旭花，等.EDA技術在數字電路課程設計教學改革中的探索與實踐[J].大學教育，2016（04）.

〔2〕王紅航，劉凱，鄧春健，楊健君，等.數字電路和EDA課程融合實踐與探討[J].實驗科學與技術，2018，16（02）.

〔3〕陳衛兵，陳曙光，李季.EDA技術與數字電路課程的教學改革[J].蘭州文理學院學報（自然科學版），2016，30（05）.

〔4〕易藝，郝建衛.FPGA在數字邏輯電路教學中的應用[J].實驗科學與技術，2016，14（02）.

〔5〕韓彬，于瀟宇，張雷鳴.FPGA設計技巧與案例開發詳解[M].北京：電子工業出版社，2014.

〔6〕劉福奇.Verilog HDL設計與實戰[M].北京：北京航空航天大學出版社，2012.

〔7〕于斌，謝龍漢.ModelSim電子系統分析及仿真[M].北京：電子工業出版社，2014.

〔8〕蔚瑞華，余有靈，張偉，等.基于模塊化思想的FPGA綜合實驗項目設計[J].實驗技術與管理，2016，33（05）.

〔9〕閻石.數字電子技術基礎[M].北京：高等教育出版社，2006.