接口控制單元FPGA主時鐘電路優(yōu)化設(shè)計

摘要：對某接收模塊偶發(fā)故障的情況進行分析，發(fā)現(xiàn)接口控制單元的FPGA器件主時鐘電路存在設(shè)計隱患。本文對某接收模塊接口控制單元的時鐘電路進行優(yōu)化設(shè)計，經(jīng)過理論分析及試驗驗證，電路優(yōu)化整改有效。

關(guān)鍵詞：電路優(yōu)化;FPGA器件;時鐘電路

引言

近年來，隨著產(chǎn)品設(shè)計綜合化提升，當產(chǎn)品中多個模塊需要時鐘輸入時，分機會提供一個頻率源模塊分別給各個射頻模塊提供統(tǒng)一的時鐘信號。各射頻模塊根據(jù)設(shè)計將時鐘信號合成自身所需的頻率和幅度。這種設(shè)計方法有效的保障了分機中時鐘信號的穩(wěn)定性。

某接收模塊時鐘電路設(shè)計方案

綜合分機提供給某接收模塊的100MHz主時鐘幅度為50mV，該時鐘供給某接收模塊信道單元頻率合成電路和接口控制單元使用。接口控制單元收到100MHz主時鐘由于幅度較小，需經(jīng)過放大后送給FPGA（EP3C40U484I7）器件作為主時鐘。時鐘放大器選擇NEC公司的UPC2745TB芯片，其輸入輸出阻抗均為50Ω，增益為12dB。

如圖1所示，輸入的100MHz主時鐘經(jīng)放大器UPC2745放大后，送給1：1變壓器ADT1-1WT變?yōu)椴罘中盘枺瑑陕凡罘中盘栐谕ㄟ^0.1uF的隔直電容（C118、C119）及22pF的濾波電容（C146、C147）處理后送給ALTERA公司FPGA器件（EP3C40U484I7）作為其FPGA器件工作的主時鐘。變壓器ADT1-1WT的標稱漏感在25nH至100nH范圍內(nèi)，再加上（C146、C147）22pF的輸入濾波電容將產(chǎn)生一個位于110MHz至215MHz之間的諧振頻率，當輸入干擾信號的頻率越靠近電容的自諧振頻率，干擾信號越容易被電容徹底過濾掉。小容值的電容通常等效電感也小，因此自諧振頻率較大，所以適用于濾除高頻干擾噪聲。差分時鐘信號的差模電壓、共模電壓、阻抗匹配等若不滿足FPGA差分時鐘的要求，都會引起FPGA器件工作不正常，從而會導(dǎo)致接口單元故障。

由于接口控制單元FPGA主時鐘采用差分輸入，通過查詢FPGA（EP3C40U484I7）相關(guān)資料，如圖2所示。

根據(jù)資料顯示，F(xiàn)PGA采用差分輸入時鐘時，其差模輸入電壓V_ID最小輸入要求為100mV、共模輸入電壓V_ICM在時鐘輸入速率小于500Mbps時，最小輸入要求為0.05V。再用示波器對實際結(jié)果進行測量，接口控制單元中經(jīng)時鐘電路處理后給FPGA的100MHz差分時鐘的差模輸入電壓VID為280mV，共模輸入電壓VICM為30mV。

通過對時鐘電路及FPGA資料分析發(fā)現(xiàn)給FPGA提供的100MHz差分時鐘共模電壓不滿足設(shè)計要求，當100MHz差分時鐘的差模輸入電壓V_ID為280mV時，未將其共模輸入電壓V_ICM抬高到至少140mV，導(dǎo)致FPGA只能識別差分信號輸入時鐘波形的0V以上部分，此時差分時鐘的波形及幅度都不滿足FPGA要求，處于臨界狀態(tài)，當100MHz時鐘無外界干擾模塊還能正常工作，但當模塊的電磁環(huán)境相對復(fù)雜或者在環(huán)境試驗時很容易出現(xiàn)故障。

某接收模塊時鐘電路優(yōu)化設(shè)計方案

針對此現(xiàn)象，需在100MHz差分正負兩路信號線上分別串接一個25Ω電阻以實現(xiàn)阻抗匹配，再將變壓器ADT1-1WT的抽頭2腳通過分壓電阻將其抬高到1.1V，以此來滿足FPGA差分輸入共模電壓要求，共模電壓范圍要求在0.05V-1.8V之間，典型值為1.25V，選用1.1V主要因為其接近典型值且分壓電阻的選擇比較容易。更改后的接口控制單元電路如圖所示。

更改后在對發(fā)生故障的某接收/激勵模塊分別在高低溫環(huán)境下進行測試，結(jié)果某接收/激勵模塊工作正常。

結(jié)束語

產(chǎn)品中接口控制單元FPGA選用的是ALTERA公司的EP3C40U484I7芯片，其內(nèi)部不帶數(shù)控阻抗匹配，因此需在其外部進行阻抗匹配設(shè)計，并且由于設(shè)計缺陷導(dǎo)致其100MHz時鐘差分正負兩路信號線上的共模電壓未抬高，最終進入FPGA的波形幅度處于臨界狀態(tài)，由于FPGA芯片性能本身也存在差異，導(dǎo)致該故障為偶發(fā)。

參考文獻

[1]《EP3C40U484I7器件資料》.

作者簡介：黃娜（1989.07-），女，本科，助理工程師，電子類。