基于AD9154和FPGA的高速復(fù)雜雷達信號波形的設(shè)計

黃云青 張佳琦 白森

摘?要：在現(xiàn)代復(fù)雜雷達系統(tǒng)中，需要獲得大帶寬以及復(fù)雜的信號波形，因此對AD/DA器件的采樣率要求非常高。基于JESD204B傳輸協(xié)議的高速AD/DA器件相較于傳統(tǒng)LVDS協(xié)議的器件具有高采樣率及高傳輸速率等優(yōu)勢，可用于復(fù)雜雷達信號波形的產(chǎn)生。本文以Xilinx公司的ZC706開發(fā)板搭載的Zynq7000 FPGA為主控芯片，利用其高速串行接口與AD9154進行數(shù)據(jù)傳輸，控制AD9154產(chǎn)生中心載頻1.8 GHz，跳頻頻點64個，合成帶寬512 MHz的脈間隨機跳頻雷達模擬信號及相應(yīng)的本振信號，用于算法仿真實驗。

關(guān)鍵詞：JESD204B協(xié)議;高速串行接口;復(fù)雜波形;AD9154;FPGA

中圖分類號：TJ765文獻標識碼：A文章編號：1673-5048（2020）01-0076-05

0?引言

當前，雷達型空空導(dǎo)彈導(dǎo)引頭面臨如何有效抗干擾，尤其是抗拖曳式誘餌干擾的技術(shù)難題[1-2]。脈間頻率隨機捷變波形，也稱為隨機跳頻波形，該波形具有大合成帶寬以及高復(fù)雜度的特點，具有低截獲特性[3]。文獻[2]中指出脈間隨機跳頻波形是目前行業(yè)公認的可有效對抗拖曳式干擾的雷達波形之一。

為在實驗室進行對脈間隨機跳頻波形的抗干擾驗證實驗，需要通過高性能的DAC產(chǎn)生復(fù)雜波形。文獻[4-5]驗證了利用FPGA和高速AD產(chǎn)生的高速復(fù)雜波形功能和指標上的可行性。因此，本文利用Xilinx Zynq7000系列的FPGA實現(xiàn)對AD9154的控制，通過將FPGA內(nèi)部RAM存儲基帶數(shù)據(jù)信息通過JESD204B高速接口傳輸給AD9154，經(jīng)AD9154 內(nèi)部NCO載頻調(diào)制，靈活產(chǎn)生了脈間隨機調(diào)頻波形。同時為進一步提高對波形參數(shù)控制的靈活性，通過USB轉(zhuǎn)串口協(xié)議芯片，利用上位機向FPGA發(fā)送脈間跳頻的載頻信息，實現(xiàn)了對脈間隨機跳頻頻率參數(shù)的在線實時控制。解決了傳統(tǒng)DA及DDS器件無法產(chǎn)生該高復(fù)雜度波形的難題。

1?JESD204B協(xié)議簡介

JESD204B接口是一個單向高速串行接口，定義了AD/DA器件與FPGA之間的高速串行數(shù)據(jù)傳輸協(xié)議[6]。該協(xié)議結(jié)構(gòu)分為：傳輸層、數(shù)據(jù)鏈路層、物理層[7]。通過將發(fā)送端的并行數(shù)據(jù)進行幀格式轉(zhuǎn)換，加擾及并串轉(zhuǎn)換發(fā)送給接收端，接收端再進行逆向操作恢復(fù)出原有數(shù)據(jù)。最大支持串行速率可達12.5 Gb/s[8-9]。

2?系統(tǒng)架構(gòu)設(shè)計

本文采用ZC706+AD9154開發(fā)板搭配產(chǎn)生復(fù)雜雷達波形。ZC706開發(fā)板搭載了Xilinx的

Zynq7000系列FPGA，具有高性能、低功耗的優(yōu)點，可滿足各種類型的信號處理需求[10]。AD9154

開發(fā)板上搭載了數(shù)模轉(zhuǎn)換芯片AD9154以及時鐘管理芯片AD9516-1。ZC706與AD9154開發(fā)板通過FMC接口相插接。系統(tǒng)架構(gòu)如圖1所示。

AD9154為4通道，分辨率16位，最高采樣率2.4 GHz，支持JESD204B接口協(xié)議，可選1×，2×，4×，8×插值濾波器，內(nèi)部有兩個可獨立控制的NCO，最高通信速率可達8×10.96 Gb/s，可滿足高速復(fù)雜雷達信號的產(chǎn)生[11]。本系統(tǒng)中，AD9154輸出4路信號，分別為脈間隨機跳頻的I，Q兩路發(fā)射信號，以及脈間跳頻的I，Q兩路本振點頻信號。

AD9516為系統(tǒng)時鐘管理芯片，可輸出3對最大1.6 GHz的LVPECL時鐘和2對最大800 MHz的LVDS時鐘。系統(tǒng)中，使用Agilent標準信號源作為輸入?yún)⒖紩r鐘，AD9516共輸出4路時鐘，其中兩路為204b_refclk，分別給FPGA和AD9154，作為JESD204B GTX收發(fā)器的參考時鐘;另兩路為sysref_clk，分別給FPGA和AD9154，作為JESD204B的SYSREF同步時鐘。

為實現(xiàn)對波形參數(shù)的在線實時控制，上位機PC通過USB轉(zhuǎn)串口驅(qū)動芯片與FPGA通信，用于實現(xiàn)對脈間隨機調(diào)頻頻點的在線加載設(shè)置。

3?系統(tǒng)軟件設(shè)計

3.1?系統(tǒng)參數(shù)設(shè)計

系統(tǒng)需要產(chǎn)生的兩路正交的雷達復(fù)雜波形為脈間隨機跳頻波形和脈內(nèi)線性調(diào)頻波形。每個脈沖（PRF）的發(fā)射信號的載頻相對隨機進行跳變，載頻的中心頻點設(shè)置為1.8 GHz，跳頻頻點為64個，跳頻間隔8 MHz，總合成帶寬為512 MHz;脈沖內(nèi)部為線性跳頻基帶信號，帶寬為8 MHz，時寬2 μs。相應(yīng)的兩路正交本振信號為單頻正弦信號，其在每個脈沖的載頻與發(fā)射信號載頻固定相差60 MHz，跳變規(guī)律一致。同時，為便于后續(xù)信號相參處理，需保證發(fā)射和本振信號的相位在每個脈沖起始段保持固定相位關(guān)系[12]。

系統(tǒng)設(shè)計AD9154采樣率為2.4 GHz，通過內(nèi)部時鐘倍頻器將AD9516輸出的204b_refclk（75MHz）倍頻后得到。AD9154使用內(nèi)部8倍插值濾波器對FPGA所發(fā)送的基帶數(shù)據(jù)進行插值，使用內(nèi)部NCO對基帶波形進行上變頻。將AD9154配置為模式0，對應(yīng)的JESD204B參數(shù)為：使用4個轉(zhuǎn)換器DAC（M=4）和8個通道LANE（L=8），每幀字節(jié)數(shù)為1（F=1），每個轉(zhuǎn)換器在每個幀內(nèi)的樣本數(shù)為1（F=1）。DAC0用于轉(zhuǎn)換來自于SERDOUT0和SERDOUT1的發(fā)射信號I路的數(shù)據(jù);DAC1用于轉(zhuǎn)換來自于SERDOUT2和SERDOUT3的發(fā)射信號Q路的數(shù)據(jù);DAC2用于轉(zhuǎn)換來自于SERDOUT4和SERDOUT5的本振信號I路的數(shù)據(jù);DAC3用于轉(zhuǎn)換來自于SERDOUT6和SERDOUT7的本振信號Q路的數(shù)據(jù)。每一個通道的數(shù)據(jù)率為[13]

3.2?FPGA軟件設(shè)計

本文中使用Vivado2016.2開發(fā)環(huán)境進行Zynq7000 FPGA的開發(fā)工作。系統(tǒng)中FPGA的軟件總體工作原理如圖2所示。

各主要模塊功能如下：

（1）JESD204B IP核模塊。依照上述參數(shù)對JESD204B IP核的參數(shù)配置，以實現(xiàn)JESD204B數(shù)據(jù)通信。

（2）串口接收模塊。用于接收來自上位機的指令，包含跳頻頻點信息和發(fā)射波形初相信息，用于在線實時調(diào)整波形參數(shù)。

（3）SPI配置管理模塊。上電后通過SPI總線對AD9516進行配置，使之輸出4路所需要的時鐘。之后通過SPI總線對AD9154配置，與FPGA之間建立JESD204B鏈路。此外，該模塊還可接收串口接收模塊傳來的跳頻控制信息，并通過SPI總線控制AD9154的NCO進行周期性跳頻。

（4）信號基帶數(shù)據(jù)產(chǎn)生模塊。存儲4路波形的基帶數(shù)據(jù)，建立與AD9154之間JESD204B通信鏈路后，該模塊將4路基帶波形的并行數(shù)據(jù)按照JESD204B數(shù)據(jù)幀格式要求發(fā)送給JESD204B IP核模塊。

（5）重頻脈沖產(chǎn)生模塊。用于產(chǎn)生雷達信號處理所需的PRF（重頻脈沖）信號，SPI配置模塊依據(jù)PRF的周期調(diào)整NCO的頻率。

3.3?波形相位控制

對于脈間跳頻信號，每個脈沖的初相一致性極其重要，因此，發(fā)射波形和本振波形需要在每個PRF起始段保持固定相位關(guān)系。由于AD9154輸出的波形是由FPGA存儲的基帶數(shù)據(jù)經(jīng)JESD204B接口發(fā)送給AD9154后經(jīng)AD9154 的NCO調(diào)制后得到，因此，只需分別將發(fā)射和本振信號的基帶數(shù)據(jù)相位和NCO載頻的相位保持一致即可。

基帶數(shù)據(jù)是由Matlab產(chǎn)生并固化到FPGA的RAM中，F(xiàn)PGA根據(jù)PRF周期性地讀取RAM，再通過JESD204B接口發(fā)送給AD9154得到，因此通過對存儲四路波形信號基帶數(shù)據(jù)的RAM的讀時序控制即可保證每個PRF起始時相位一致。

AD9154的NCO具備周期性相位清零功能。當通過SPI配置啟用該功能時，用戶可在基帶數(shù)據(jù)中加入一個指定的特殊的數(shù)據(jù)作為清除指令。當AD9154接收基帶數(shù)據(jù)時收到該指令時，清除NCO的相位。如圖3所示，在兩幀PRF脈沖期間的時間，通過SPI總線依次配置發(fā)射和本振路的NCO頻率值，然后在下一幀PRF起始位置前通過FPGA在發(fā)送基帶數(shù)據(jù)時插入一個清除指令，即可在

NCO頻率更新后完成兩路NCO相位的清零。保證了每幀PRF內(nèi)發(fā)射和本振信號的相位差固定。

4?實驗過程及結(jié)果

按照圖1所示的系統(tǒng)架構(gòu)搭建測試平臺，AD9154開發(fā)板通過FMC接口連接到FPGA開發(fā)板ZC706上，時鐘由標準儀器信號源提供。將AD9154的4路發(fā)射通道的兩個Q路信號接到示波器上用于觀測輸出波形。發(fā)射基帶信號為兩組正交的兩路I和Q信號，通過JESD204B接口發(fā)送給AD9154，經(jīng)AD9154插值、NCO上變頻后調(diào)制到射頻上。NCO在脈間的跳頻值可由上位機通過串口發(fā)送給FPGA，實物如圖4所示。

由于實驗所需波形頻段位于AD9154輸出的第二奈奎斯特區(qū)，實驗產(chǎn)生了1.8 GHz附近的單頻信號以觀察輸出的信號質(zhì)量，如圖5～6所示。

由圖可知，AD9154在1.8 GHz頻段附近輸出信號功率大小約為-25 dBm，信噪比約為65 dB。滿足信號處理的算法要求。實驗設(shè)計脈間調(diào)頻方式為順序步進跳頻，中心頻點為1.8 GHz，跳頻頻點64個。示波器采集PRF信號、發(fā)射信號波形和本振信號波形如圖7所示，每個PRF處發(fā)射、本振信號載頻步進8 MHz。

為驗證每個PRF產(chǎn)生信號的初相一致性，利用NI信號采集設(shè)備5761板卡對發(fā)射信號與本振信號經(jīng)過混頻器混頻后混頻信號以及PRF脈沖進行采集及數(shù)據(jù)分析，如圖8～9所示。

圖9所測得的初相為64個脈沖內(nèi)的信號相對于第一個脈沖的初相誤差，其范圍在±0.05 rad內(nèi)。考慮到系統(tǒng)測量誤差，可認為產(chǎn)生信號的脈沖間初相滿足一致性要求。

5?結(jié)論

本文利用基于JESD204B接口的DA器件AD9154和FPGA搭配完成實現(xiàn)了3 Gb/s的高速數(shù)據(jù)傳輸以及高復(fù)雜度脈內(nèi)線性調(diào)頻脈間隨機跳頻雷達信號波形的產(chǎn)生，并驗證了信號的性能。相較于傳統(tǒng)DDS，本系統(tǒng)具有極強的靈活性，可根據(jù)系統(tǒng)需求實時調(diào)節(jié)信號波形參數(shù)，大大縮小了雷達信號系統(tǒng)的波形產(chǎn)生及驗證的難度，具有良好的應(yīng)用和推廣前景。

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