基于雙環系統的細步進頻率合成器

沈文淵，唐光慶，楊清福，穆曉華，李慶洪，蔣創新

(1. 中國電子科技集團公司第二十六研究所，重慶400060；2. 空軍裝備部駐重慶地區軍事代表室，重慶400060)

0 引言

頻率合成器是雷達、通信、導航、電子對抗等電子系統的核心部件，其作用是利用高穩的參考信號作為基準，通過一系列的倍頻、分頻和混頻等變頻處理產生電子系統所需特定射頻信號。頻率綜合器的頻率帶寬、跳頻步進、相位噪聲及雜散抑制等指標直接影響電子系統的功能和性能?，F代軍事電子系統對頻率綜合器的綜合性能提出了越來越高的要求，寬頻帶、細步進、低相噪、低雜散、低功耗和小型化成為頻率合成器的主要發展趨勢。鎖相頻率合成因具有寬頻帶、低功耗及易于程控等優勢而廣泛應用于現代軍用電子系統中[1-4]。

本文研究并設計了一種雙環級聯的鎖相頻率合成器，實現了寬帶、細步進和低雜散的指標要求。該方案中，第一級鎖相環采用HITTITE的集成鎖相環芯片HMC830產生頻率fref作為第二級鎖相環的參考輸入，第二級鎖相環采用ADF41513+HMC586通過小數分頻鎖相最終產生4～8 GHz寬帶頻率信號輸出，頻率步進1 kHz。通過優化fref的值來消除小數分頻鎖相所帶來的雜散問題，實現全頻段范圍內雜散指標優于75 dBc。

1 細步進鎖相的原理

鎖相頻率合成作為一種間接頻率合成法廣泛應用于通信和雷達領域，經典的鎖相環(PLL)系統由鑒相器(PD)、環路濾波器(LF)和壓控振蕩器(VCO)構成，如圖1所示。

圖1 鎖相環結構原理圖

PLL通過負反饋的相位控制系統進行輸入參考信號與VCO輸出反饋信號進行相位比較，然后通過鑒相器給出誤差電壓或電流經環路濾波器濾波處理后，產生一個穩定電壓來控制VCO的頻率輸出fout。當負反饋環路穩定而進入鎖定狀態后，VCO輸出頻率與參考頻率完全同步。目前，主流的數字鑒相器集成了參考輸入的預分頻數R和反饋輸入的N分頻，通過數字程控R和N的取值而實現PLL輸出頻率fout的變化，即

(1)

式中:fref=fin/R為鑒相頻率;fin為參考頻率。

因此，鎖相頻率合成方式通過選擇寬帶VCO器件，并控制數字鑒相器R和N的取值，易實現寬帶的頻率合成輸出。

PLL根據分頻N值的不同可分為整數分頻鎖相和小數分頻鎖相兩大類。整數分頻的N取值為整數，此時VCO輸出的鎖定頻率為fref的整數倍。一般fref越小，環路濾波器對鑒相泄露雜散抑制能力越弱。fref≥1 MHz時，通過環路濾波器仿真調試及特殊頻點陷波處理，可實現70 dBc左右的鑒相泄露抑制。如果鑒相頻率再減小，鑒相泄露雜散很難滿足工程應用中對雜散指標的要求。因此，一般整數分頻的fref≥1 MHz，即頻率步進不小于1 MHz。

小數分頻鎖相即N取值為小數，設N值分為整數部分Nint和小數部分Nfrac之和，即

N=Nint+Nfrac

(2)

此時VCO輸出鎖定頻率為

fout=fref×Nint+fref×Nfrac

(3)

Nfrac的取值與鑒相器的小數分頻位數相關。目前市面上主流的小數分頻鑒相器如ADI公司的ADF41513，HMC704，以及國產振芯電子的GM4704等芯片均可達24位，換算過來即小數分頻的精度小于1 Hz。因此，理論上小數分頻可實現VCO頻率范圍內的任意細步進頻率輸出[5-6]。

2 小數分頻雜散分析及雙環鎖相方案

小數分頻鎖相是基于脈沖移除技術實現的。假設一個頻率為fk的信號u(t)每隔Tk的時間移除F個周期，則輸出信號v(t)每Tk時間就會輸出fk×Tk-F個脈沖，即fout=fk-F/Tk。因此，通過改變F和Tk可實現小數分頻。這里Tk可通過對fref的A分頻得到，當信號鎖定時，鑒相器預分頻后輸入與輸出頻率相等，即

fref=(fout-F/Tk)/Nint

(4)

(5)

式中A=Tk/fref。圖2為脈沖移除原理。

圖2 脈沖移除原理

通過小數分頻的原理可發現，小數分頻鎖相可解決整數分頻方式由于fref不能無限制減小而造成頻率步進較大的問題，即解決了高頻分辨率和fref間的矛盾。

小數分頻鎖相輸出頻率由整數部分和小數部分組成，也因此帶來了PLL整數邊界雜散(Nint×fref)和小數雜散(1×fref/Nfrac,2×fref/Nfrac,…)問題，整數邊界雜散和小數雜散離中心頻率很近，很難通過外部環路濾波器濾出，嚴重情況近端小數雜散僅比輸出主頻率信號電平低10～20 dB，嚴重影響通信系統的整體性能，直接限制了其在工程中的應用。因此，針對小數分頻雜散問題需要新的技術加以解決。

對于小數雜散問題可通過∑-Δ調制技術來解決[7-9]，該技術通過對雜散進行整形，將雜散從低頻段推到高頻段，進而通過環路濾波器進行濾出。目前主流的小數分頻鑒相器均集成了∑-Δ調制技術。因此,可較好地解決小數分頻帶來的小數雜散問題,但對于整數邊界雜散∑-Δ調制技術無法有效解決。目前解決方法大多采用數字頻率合成器(DDS)作為參考源，用作小數分頻鎖相環fref的參考輸入[10]，通過DDS改變小數分頻鎖相環輸入fref，從而避開較近的整數邊界雜散點，由于較遠處雜散可通過環路濾波器濾除，因此，最終達到消除整數邊界雜散的目的。一種典型的DDS參考鎖相原理框圖如圖3所示。

圖3 傳統DDS+PLL方案

圖3方案可解決小數分頻鎖相的雜散問題，但由于DDS也需參考頻率fDDS輸入,因此，還需增加額外的DDS參考產生電路，通常采用梳譜倍頻濾波或單環鎖相實現，該方式在成本、體積和功耗方面均需增加較大的額外開銷。由于寬帶細步進的小數分頻頻點數量大， DDS控制程序較復雜，也增加了較大的軟件開銷。因此，本文設計了一種低成本、低功耗的雙環鎖相系統，該系統設計思路是采用一級鎖相環來代替DDS實現變參考的目的。該方案實現框圖如圖4所示。第一級PLL(PLL1)采用整數分頻方式實現變參考，第二級PLL(PLL2)采用小數分頻實現細步進。通過改變PLL1的輸出頻率,進而實現第二級小數分頻鎖相環的變參考目的，最終實現第二級小數分頻鎖相環的整數邊界雜散的優化。與圖3相比，該方案可節省一半以上的空間體積和功耗，實現了小型化的寬帶細步進頻率合成。

圖4 雙環細步進鎖相方案

3 雙環細步進頻率合成器設計

首先根據工程實用的需求提出如下雙環細步進頻率合成器擬達到的技術指標要求：輸入參考信號頻率為100 MHz；輸出頻率為4～8 GHz；輸出頻率步進為1 kHz；相位噪聲≤-95 dBc/Hz@1 kHz;雜波抑制≥70 dBc；跳頻時間≤50 μs。

3.1 硬件方案設計

雙環系統的細步進頻率合成器采用一級整數分頻鎖相環(PLL1)和一級小數分頻鎖相環(PLL2)級聯實現。PLL1采用HITTITE公司的HMC830集成VCO鎖相芯片，該芯片的歸一化噪聲基底為-227 dBc/Hz，輸出頻率覆蓋25～3 000 MHz，芯片封裝尺寸為6 mm×6 mm，通過該集成芯片可實現設計的小型化。第二級小數分頻鎖相環芯片采用ADI公司的ADF41513鑒相器及HITTITE的HMC586型VCO芯片。ADF41513型鑒相器反饋頻率最高可到26.5 GHz，歸一化噪聲基底優于-234 dBc/Hz。具體設計方案如圖5所示。圖6為鑒相器內部分頻比設置示意圖。

圖5 細步進雙環鎖相設計框圖

圖6 雙環鎖相分頻比設置示意圖

雙環系統最終輸出頻率與兩級鑒相器的R分頻和N分頻均有關，即

(6)

式中：fin=100 MHz；N1/R1為第一級整數分頻鎖相環分頻比；M為HMC830的VCO輸出的分頻數；N2/R2為第二級小數分頻鎖相環的分頻比，其中N2為小數。

在實際設計中，固定R1和R2不變，雙環系統輸出最終頻率確定的情況下，給出一個N1/M值，則可計算出N2。即通過改變N1和M值，可實現小數分頻鎖相環fref的改變，實現不同fout對應參考信號fref的調整，進而實現消除整數邊帶雜散的目的。該雙環頻率合成系統硬件電路實現簡單，以最低的成本和功耗實現變參考，從而解決小數分頻整數邊帶雜散的問題。

3.2 軟件方案設計

基于雙環系統的細步進頻率合成器的軟件部分設計重點在于：通過N1/R1選擇來避開第二級PLL小數分頻所帶來的整數邊帶雜散。本方案控制部分采用現場可編程門陣列(FPGA)硬件，基于硬件描述語言最終實現。

首先對全頻段4～8 GHz進行分段處理，假設總共分段數為W段，每段頻率帶寬Δf=4 000/W(MHz)。每段內采用相同的N1/M值，通過給定的N1和M計算對應輸出頻率的N2值。這里設第一個輸出頻點值為4 000 MHz，第二個頻率點為4 000 MHz+1 kHz，依次類推，那么第k個頻點對應頻率值為

fk=4 000 MHz+(k-1)×1 kHz

(7)

第k個頻點對應的頻段數i(1≤i≤W)可表示為

(8)

式中INT表示取整。

第k個頻點對應輸出頻率值的N2值為

(9)

根據計算的N2值，通過FPGA對2個PLL的R1、N1和R2、N2寄存器進行配置，然后測試輸出最終頻率的雜散，如果雜散指標不滿足要求，則調整N1和M值直至滿足，通過這種方式找出所有頻段雜散滿足指標的N1和M值。圖7為算法示意圖。表1為優化后的輸出前6段頻率對應取值表。

圖7 雙環鎖相軟件設計流程圖

表1 1～6段優化后的N1、M及fref

4 雙環系統的細步進頻率合成器性能分析

按照前文所述設計方案對雙環系統的細步進頻率合成器進行電路和結構設計，加工實物如圖8所示，產品總尺寸為40 mm×40 mm×10 mm，該體積中包含了兩級鎖相環硬件電路、+12 V電源處理電路和FPGA控制電路，頻率合成器總功耗為2.6 W。

圖9、10分別為工作頻帶內任選4個頻點：4 000 375 kHz，5 311 094 kHz，6 883 958 kHz和7 999 988 kHz的頻譜圖。圖9中頻譜儀分辨率帶寬設為5 MHz，圖10中頻譜儀頻寬設為20 MHz。由圖9、10可看出，所測試頻率雜散均優于75 dBc。

圖9 分辨率帶寬為5 MHz頻譜測試圖

圖10 分辨率帶寬為20 MHz頻譜測試圖

圖11為中心頻率不同、頻寬100 MHz時的頻譜測試圖。綜合圖9～11可知，本文提出的雙環系統細步進鎖相方案可消除小數分頻鎖相所帶來的整數邊帶雜散，實現了寬帶、細步進合高雜散抑制的頻率合成輸出。

圖11 分辨率帶寬為100 MHz頻譜測試圖

圖12、13分別為該頻率合成器的相位噪聲和跳頻時間實測結果。由圖12、13可看出，頻率合成器相位噪聲優于-96 dBc/Hz@1 kHz, 跳頻時間小于47 μs；實測指標與擬達到對比如表2所示。由表可知，所有指標均達到預期值。

圖12 輸出頻率8 GHz時相位噪聲測試曲線

圖13 輸出頻率4～8 GHz間跳頻時間測試圖

表2 頻率綜合器擬達到指標與實測指標對比

5 結束語

本文介紹了一種基于雙環系統的寬帶細步進頻率合成方法，該方法采用兩級級聯鎖相環的方式，解決了在細步進的情況下小數分頻鎖相所帶來的整數邊帶雜散問題。根據該方法設計的頻率合成器模塊實測結果表明，4～8 GHz全頻段范圍內雜散抑制可達75 dBc，相位噪聲優于-96 dBc/Hz@1 kHz，跳頻時間小于47 μs，滿足系統對頻率合成信號高質量的要求。此外，該方案還具有小型化、低成本、低功耗、設計簡單等優點。通過該方案易對輸出頻率范圍進行拓展，具有極高的實用價值和較好的應用前景。