高速光網絡時鐘恢復算法設計與實現

徐源浩1，呂建新23

(1.武漢郵電科學研究院，武漢 430074； 2.光纖通信技術和網絡國家重點實驗室，武漢 430074；3.烽火通信科技股份有限公司，武漢 430205)

0 引 言

目前，100 Gbit/s的光網絡技術已經發展得十分成熟，相應的100 Gbit/s設備已在全球范圍內大規模商用，然而伴隨著云計算、虛擬現實(Virtual Reality,VR)和超高清視頻等業務的不斷發展，對光傳輸網提出了超100 Gbit/s的業務傳輸需求。靈活光網絡(Flexible Optical Network, FlexO)作為一種信號互聯的接囗技術，提出了超100 Gbit/s業務的實施傳輸方案，通過綁定多個標準速率接口來實現超100 Gbit/s業務的傳輸，然而在其方案的多個階段，仍存在較多的技術問題。從線路側超100 Gbit/s的業務數據恢復出100 Gbit/s業務數據的過程中，需要建立相應的時鐘數據恢復(Clock and Data Recovery,CDR)模塊從業務碼流中恢復客戶時鐘，并通過相應的接口將恢復出來的100 Gbit/s的業務數據送入客戶側光模塊。FlexO復雜的級聯結構以及每一級不同速率的映射與解映射行為，都會不可控地導致客戶側實際數據吞吐速率發生偏移。這就需要CDR模塊首先能夠感知客戶側的頻偏信息，并在對應客戶側頻偏狀況下迅速完成客戶時鐘的恢復與數據的重定時功能，從而確保高速光傳輸網能夠長期穩定地工作。本文通過建立CDR算法輸出頻偏量，調控鎖相環頻率合成器生成所需時鐘的方式，設計實現了一種新型的全數字CDR電路，在100 Gbit/s業務的一定頻偏范圍內，均可以迅速恢復客戶時鐘，確保100 Gbit/s業務長期有效地傳輸。

1 FlexO中的CDR需求

在光傳輸網(Optical Transport Network，OTN)中，光轉換單元(Optical Transform Unit,OTU)擁有多級速率數據傳輸的幀結構，其中OTU4和OTUCn分別為100 Gbit/s和超100(n×100) Gbit/s的光通路幀結構。FlexO技術主要通過復用多路100 Gbit/s光模塊來實現超100 Gbit/s的OTUCn業務傳輸。在發送端，FlexO首先將OTUCn業務信號拆分為n個OTU4信號，然后將OTU4信號映射為100 Gbit/s的FlexO 幀結構信號，再將其綁定到n個100 Gbit/s光模塊進行傳輸。當接收端從光模塊接收到信號后，解除FlexO映射，再將拆分的n個OTU4信號還原為一個OTUCn信號。基于FlexO技術實現400 Gbit/s業務傳輸的原理如圖1所示，圖中，CFP4為100 Gbit/s光模塊。

圖1 基于FlexO技術實現400 Gbit/s業務傳輸

400 Gbit/s的OTUCn業務數據拆分為多路100 Gbit/s的業務數據傳輸的過程，是在時鐘clk下完成的，同時生成開銷判斷信號，該信號可以指示時鐘clk驅動下傳輸的每一拍數據，是OTU4業務數據或是開銷數據。此時需要建立CDR復模塊，濾除開銷數據，恢復每一路的客戶時鐘clk1和clk2等，然后將重定時的OTU4業務數據通過相應接口送入光模塊，就可以實現400 Gbit/s的業務數據持續穩定向下一級傳輸。

本文即是在這樣的應用場景下進行相應的CDR模塊設計。其總體思路是利用異步先入先出(First Input First Output,FIFO)存儲器實現OTUC4和OTU4兩側的數據速率區分。將clk作為FIFO的寫時鐘，利用開銷判斷信號，只把有效的OTU4數據寫入FIFO存儲器中。在讀取端，建立CDR算法，該算法可以通過FIFO水位的提示，自動調控鎖相環頻率合成器生成FIFO的讀時鐘。鎖相環頻率合成器的實現原理為

式中：fosc為晶振輸入頻率合成器的已知時鐘；Δf為待輸出的讀時鐘fo相對于fosc的頻偏量。建立的CDR算法本質上是一個采樣反饋控制算法，其采樣周期為Ts，在t=0時刻算法啟動，每隔Ts時間采樣一次FIFO的水位值，將該水位值與固定水位值的偏差作為算法的輸入值。假設第k個采樣時刻采集到算法的輸入偏差為e(kTs)=e(k)，按照其控制律算法可以輸出鎖相環頻率合成器的頻偏量Δf(k)，促使鎖相環頻率合成器按照式(1)生成讀時鐘fo(k)。CDR算法的控制流程如圖2所示。

圖2 CDR算法的控制流程

在經過多個采樣周期后，通過CDR算法的調整，可以使e(k)趨近于0。此時，FIFO的水位也保持為固定水位值不再發生變化，FIFO兩端的數據吞吐率相等，在兩端傳輸位寬相等的情況下，由鎖相環頻率合成器生成的讀時鐘即為待恢復的客戶時鐘。由圖2可知，本文的CDR電路模塊主要由CDR算法模塊、鎖相環頻率合成器和異步FIFO模塊3部分構成，它與以往的時鐘恢復電路執行的功能相同，但結構形式上有較大差異，其優點是可以引入各類優秀的控制類算法，在優化CDR性能的同時，可通過改善CDR算法實現，而不用對電路結構形式作較大改動。

2 異步FIFO數據傳輸系統模型

根據前述的總體思路，在進行CDR算法設計之前，需要首先建立異步FIFO的數據傳輸系統模型。假設，異步FIFO兩側的傳輸位寬相等均為W，t=0時刻系統啟動，那么對于寫入端，其時鐘為fi，客戶側的數據吞吐率為Bi，那么對應的客戶側時鐘為

式中：INT函數為取整函數；sgn函數為符號函數。本文選取的寫時鐘為349.65 MHz，位寬為320 bit，在不同數據吞吐率下，利用Matlab軟件確立開銷數據的位置，如表1所示。由表可知，該模型方法可在客戶側特定數據吞吐率情況下，使開銷數據分布的盡可能均勻。

表1 不同數據吞吐率下開銷數據的位置分布

對于讀取端，在第n拍時間內，讀取端的時鐘為fo(n)，可以得到輸出序列的模型為

若第n拍FIFO的水位為F(n)，則可得到異步FIFO的數據傳輸系統模型為

CDR算法的設計即是通過調整fo(n)使FIFO的水位穩定，此時fo(n)將趨近于客戶側時鐘fc。讀時鐘fo(n)相對于客戶側時鐘fc的頻偏為p(n)，滿足|p(n)|>1的n的最大值記為n1，對應的τ1=n1·Ti為CDR算法將讀時鐘調整為客戶時鐘的±1×10-6以內所需的時長，τ1越小則算法收斂速度越快，對應CDR算法的速度就越快。算法執行較長時間后，讀時鐘穩定后波動的最大值和最小值分別為fmax和fmin，其對應的客戶時鐘的頻偏分別為pmax和pmin，令p=max(|pmin|,|pmax|)，最終恢復的時鐘在客戶側時鐘fc的±p頻偏范圍內抖動，p的值越小，恢復的時鐘抖動就越小。整個CDR過程中，讀時鐘的最大值max(fo)與晶振時鐘fosc的差值Δfmax為所需要的鎖相環相對于fosc上調的帶寬，Δfmax的值越小，則所需要的鎖相環的帶寬越小。

CDR的時鐘恢復速度和恢復的時鐘抖動是CDR電路重要的性能指標，其值越小就表明CDR電路的性能越好。對于高速光通信系統而言，其值

越小，通信系統的穩定性就越高，造成誤碼的概率就越低。鎖相環帶寬是從鎖相環的角度來衡量CDR電路性能，鎖相環帶寬較小的時候，可以節省CDR電路中鎖相環相關元器件的開銷。

3 比例積分控制算法應用與驗證

本文首先選取適合單輸入單輸出系統的數字比例積分(Proportional-Integral,PI)控制算法加以應用，它是一個采樣反饋控制算法，以被控系統輸出值y(k)與參考值r(k)的偏差e(k)的比例和積分的線性組合，輸出調控量u(k)，其控制律為

式中：Kp為比例增益系數；Ki為積分增益系數。Ki對于調控量的改變影響較小，而Kp對應的比例項反應系統的當前誤差，其值的選取對于調控量的改變影響較大。因此，在應用PI控制算法時，設置采樣周期Ts=mTi，將被控系統參數設置為OTU4業務頻點的相關參數，選取Ki=1不變，然后通過改變Kp值得到讀時鐘fo(n)隨時間變化的仿真結果，所需要的參數如表2所示，由式(2)可知，客戶側時鐘應為349.407 9 MHz。PI控制算法的調控，即是將讀時鐘由349.406 0 MHz上調為349.407 9 MHz。通過寫時鐘周期Ti，計算可得總的仿真時長約為383.86 ms，采樣周期約為5.86 μs。

表2 PI控制算法參數

本文選取Kp在10～10 000之間，對PI控制算法的應用進行大量的仿真測試。當Kp<20時，τ1的值與仿真時長相等，此時調控量不足，收斂速度極慢，使得整個仿真時長內讀時鐘的值都沒有收斂在客戶時鐘的±1×10-6以內，如圖3(a)所示。當20100時，Kp的值繼續增大，雖然算法的收斂速度在加快，需要鎖相環的帶寬在減小，但恢復的時鐘抖動范圍也在明顯增大，恢復讀時鐘在尾部出現了高頻跳變的“毛刺”現象，Kp的值越大，“毛刺”的跳變范圍就越大，如圖3(c)和3(d)所示。這是由于Kp值較大時，PI控制算法可以快速地將FIFO水位收斂在標準水位128附近，同時使讀時鐘接近客戶時鐘。但由于讀時鐘和客戶時鐘仍存在一定偏差，使得FIFO水位偏離標準水位128，如FIFO水位由128變為129，此時FIFO水位相比于標準水位128僅有一個單位的差值，但由式(6)處理后輸出讀時鐘的調控量非常大，這就使得穩定后的讀時鐘在周期性地發生一定幅度的跳變。此時PI算法恢復的時鐘頻穩特性被“毛刺”現象制約，導致PI控制算法的其他性能被嚴重浪費。當Kp>1 000時，恢復的時鐘抖動范圍已經超出了1×10-6，所以在整個仿真時長內，PI算法無法將讀時鐘調控在客戶時鐘的±1×10-6以內。

圖3 PI算法調控生成讀時鐘的Matlab軟件仿真結果(紅色虛線為|p|=1)

4 CDR算法設計與驗證

顯然需要在PI控制算法的基礎上，對式(6)給出的調控量產生一定的約束。假設從t=0開始，第k個時刻(下文中時刻均為采樣時刻)，由式(6)輸出PI控制算法的調控量為v(k)，而實際輸出的調控量為u(k)，其偏差可以反映k時刻FIFO水位的狀態：當|v(k)-u(k-1)|≥us時，k時刻FIFO水位處于不穩定狀態；當|v(k)-u(k-1)|

引入參數量S∈N+(N+為正整數集)為FIFO水位特性判別時長，若k時刻，p=S即FIFO水位連續S個時刻處于不穩定狀態，就認為FIFO水位處于震蕩狀態，則開始震蕩調控，其調控模式如下：

k時刻調控結束后，就使p的值減1，繼續對k+1時刻的FIFO水位狀態進行采樣計數。

若k時刻q=S，即FIFO水位連續S個時刻處于穩定狀態，就認為FIFO水位處于收斂狀態，則開始收斂調控，其調控模式為

k時刻調控結束后，就使q的值減1，繼續對k+1時刻的FIFO水位狀態進行采樣計數。

us為對FIFO水位狀態進行鑒別時|v(k)-u(k-1)|的門限值；umax為震蕩調控下|Δu(k)|的門限值；umin為收斂調控下|Δu(k)|的門限值，在選取參數值時應保證us≥umax>umin。

若k時刻p≠S且q≠S，就認為FIFO水位處于過渡狀態，該狀態持續的時間非常短暫，此時繼承k-1時刻的調控模式。在調控系統剛剛啟動時，設置調控量u(0)=0，將調控模式設置為震蕩調控模式。然后基于PI控制算法輸出調控量，將整個CDR算法劃分為震蕩和收斂兩個不同的調控模式。震蕩調控模式下利用umax對調控量進行約束，收斂調控模式下利用umin對調控量進行約束，從而形成本文的CDR算法。

設置S=500，us=umax=100，umin=10。同樣地，選取Kp在10～10 000之間，對本文CDR算法的設計也進行仿真測試，將不同Kp值對應的τ1、Δfmax以及p與PI控制算法對比繪制成如圖4所示的性能曲線。

圖4 PI控制算法和CDR算法的Kp性能對比

圖5所示為CDR算法調控生成讀時鐘的仿真結果。當Kp<100時，由式(6)輸出的調控量較小，CDR算法設置的門限對調控量幾乎沒有約束，此時CDR算法和PI控制算法的性能基本一致，如圖5(a)和5(b)所示；當Kp>100時，在CDR算法調控下生成讀時鐘的仿真結果如圖5(c)和5(d)所示，此時由式(6)輸出的調控量較大。但調控量受到了調控門限的約束，在CDR算法調控的前期，FIFO水位的偏差很大，對應輸出的調控量也很大，此時CDR算法處于震蕩調控模式，限定了u(k)的擺動幅度，讀時鐘最大值減小，對應所需要的鎖相環帶寬也減小。但由于震蕩調控模式下的調控門限umax較大，CDR算法仍然可以輸出較大的調控量，促使讀時鐘快速收斂。之后CDR算法自動切換為收斂調控，由于收斂調控模式下的調控門限umin很小，CDR算法只能輸出很小的調控量，從而確保生成的讀時鐘頻具有較高的頻穩特性。

由上述分析可知，本文設計的CDR算法在選取Kp>100時，不僅能夠快速有效地恢復客戶時鐘，而且恢復的時鐘具有較高的頻穩質量。CDR算法的震蕩調控模式給出較大的調控幅度，相對于PI控制算法而言，快速將時鐘收斂的同時，也降低了需要鎖相環的帶寬。之后進入收斂調控模式，輸出較小的調控幅度，有效地抑制了PI控制算法在Kp>100時出現的“毛刺”現象。在500

圖5 CDR算法調控生成讀時鐘的Matlab軟件仿真結果(紅色虛線為|p|=1)

在仿真獲取算法的最佳性能參數后，本文選取不同的頻偏值，在Kp=500時，對CDR算法能夠應對的頻偏范圍性能進行仿真測試，繪制的頻偏性能曲線如圖6所示。

圖6 CDR算法的客戶側頻偏性能曲線

本文設計的CDR算法對于CDR電路而言，在鎖相環晶振輸入的349.406 MHz的中心頻率能夠在349.364 2～349.448 1 MHz之間快速恢復時鐘。對于高速光通信系統而言，在寫入端相對讀取端發生-120～120×10-6的頻偏，即數據吞吐率在111.796 55～111.823 39 Gbit/s之間，能夠跟隨寫入端數據吞吐率的變化，實時恢復得到其對應的客戶側時鐘，恢復的時鐘相對于客戶側時鐘的抖動在±0.02×10-6左右，完全能夠滿足基于FlexO的高速光傳輸系統的時鐘恢復需求。一旦算法的數據吞吐率環境發生較大變化，仍可以通過改變算法參數來實現其他頻偏范圍的匹配適用。

5 FPGA實現與實測驗證

本文通過現場可編程門陣列(Field-Programmable Gate Array,FPGA) 實現了CDR算法的模塊設計，其實現框圖如圖7所示。將本文設計的CDR模塊作為子模塊例化在OTUC4向4路OTU4轉化的模塊中，并按照表2對所需參數進行配置，設置S=500，us=umax=100，umin=10，搭建基于FlexO技術實現400 Gbit/s業務傳輸的測試環境。利用100 Gbit/s的OTN測試儀表將其中1路設置為OTU4的業務頻點，相對于讀取端的數據吞吐率在寫入端設置一定的頻偏，然后觀察讀取端的數據吞吐率，以及是否出現誤碼。

圖7 本文CDR模塊的實現框圖

其實測結果和算法結果的對比如表3所示。通過實測結果可以看到，基于本文CDR算法設計的時鐘數據恢復模塊可以有效滿足FlexO技術中的CDR需求?；謴偷目蛻魝葧r鐘頻偏不到1×10-6。實測結果中，客戶側頻偏在92×10-6時，CDR模塊失效，出現誤碼行為，這是由于鎖相環相對于349.406 MHz上調的帶寬不足46.51 kHz造成的。實際上，若鎖相環帶寬性能足夠，CDR模塊能夠在111.796 55～111.823 39 Gbit/s之間實時恢復客戶時鐘。

表3 FlexO中CDR模塊的實測結果與算法結果對比

6 結束語

本文設計實現了一種新型的全數字CDR電路，主要由異步FIFO、鎖相環頻率合成器和CDR算法模塊3部分構成，其核心是時鐘恢復算法的設計。本文通過改進PI控制算法，設計實現了一種快速、低抖動的時鐘恢復算法，并對算法的功能進行了仿真驗證基于FPGA實現。仿真和實測結果表明，本文設計的CDR模塊可以在OTU4業務頻點的一定頻偏情況內，實時、快速地在1×10-6以內恢復客戶時鐘。通過分用4路或者復用1路本文設計的CDR模塊，就可以滿足400 Gbit/s超大帶寬業務傳輸的CDR需求。本文所提方案對于CDR電路結構改進也具有一定的借鑒意義。